PCB设计中，如何降低走线的寄生电容

如题：
昨天遇到一模数混合设计大神，与我讨论模数混合设计相关问题。
其中被问到：“PCB设计中，如何降低模拟输入端走线的寄生电容”
这直接影响后面的调试工作，寄生电容越小，越好调试。

我们在什么时候需要去考虑PCB走线的寄生参数?在我们设计模数混合板时，就需要考虑了。

今天先探讨寄生电容哪些事儿，大家有哪些方法和实际案例，请大家分享。

@小编，此贴要沉啊
我来坐个沙发
PCB设计中，增大同层走线的间距，可以减低寄生电容。

小编，无人互动，我只好自献殷勤了
欢迎大家前来吐槽：
寄生电容的计算公式：C=ε *ε0* S/d
式中：电容C，单位F；ε相对介电常数；ε0真空介电常数8.86×10^（-12）单位F/m；面积S，单位平方米；极板间距d，单位米。
我们可以通过公式结合实际的PCB设计来做分析，几个可以影响寄生电容的点如下：
1，加大同层铜皮到走线的距离。至少保证20mil以上，对阻抗影响趋小，同时减低寄生电容。

2，加大到平面层距离。加大到平面层的距离可以有效减小寄生电容，且可以减小信号损耗。

3，采用低Er的板材。比如采用罗杰斯RO4350等高频材料。