DDR T拓扑设计请教

4片DDR3，在一面，8层板走T拓扑好设计么，层叠设计为s-G-S-S-P-S-G-S，三个内层走线层，2个GND平面，1个power平面，2个表层。
有童鞋方便截个地址线的T拓扑走线图片给参考下，谢谢

DDR3

图片中，十层板，四个内层走线，第四层没有走。相当于三个内层走线而已。与小编情况相符。
T的主干道用第3，8层走。
一分二用第7层走。
二分四用第3层走（这里第8层也可以使用，是裕量）。
小编的DDR3封装比该图SDRAM小，但基本逻辑一样，二分四用两层可以轻易走出。
ps：画这块板子的时候本人接触layout一个月。

谢谢小编

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