大神给总结一下各类常用网络拓扑及其特点吧！

flyby是严格的菊花链，菊花链只需要串起来，flyby要每段分叉短又等长

看的资料。就贴过来。
FLY_BY拓扑结构 DDR3内存具有较高的信号传输速率，因此需要有一个新的拓扑结构将命令和控制信号发送到不同的内存模块中。DDR2使用的是如图1所示的T型拓扑结构，但是这种拓扑结构由于容性负载限制，无法支持较高的信号传输速率以及数量较多的内存模块。在T型拓扑结构中，信号在被发送到各个内存模块前会先到达一个中心节点，从而限制了走线长度变动的可能性，使走线长度局限到较短的路径。该拓扑结构无法可靠地支持较高的信号传输速率，是因为在增加内存容量时，会出现多个stub且信号可检测到的容性负载也会增加。
为解决上述问题，DDR3内存采用了FLY_BY拓扑结构，将命令和地址信号串联到各个内存模块上，并在末端配备合适的电阻。在该拓扑结构中，信号可在不同的间隔时间内到达不同的内存模块，可延迟遭遇内存模块输入容性负载的时间。这样一来，通过容性负载的减少，DDR3可以在不影响数据速率的同时提供更高的信号传输速率并提升内存系统的扩展性。图2给出了DDR3内存系统采用的FLY_BY拓扑结构。
由于DDR3内存采用了FLY_BY拓扑结构，命令、地址和时钟信号与数据和选通信号会在不同时间到达不同的内存模块。为了解决这个问题，DDR3内存引入了整平技术，使各个内存模块接口的数据选通与时钟信号对齐。系统中各个内存模块的每一个数据字节都要进行整平操作。 写入均衡弥补了数据写入操作中内存模块界限处数据选通信号和时钟信号间的偏斜。在启动写入均衡机制前，需要向DDR3内存写入适当的模式寄存器值使其进入写入均衡模式。进入写入均衡模式后，内存模块便有了时钟信号和数据选通信号。内存模块在其边界采样时钟信号，与观测到的数据选通信号进行对比，然后通过数据线将采样值(0/1)反馈给驱动实体，以便为下一个循环中的数据选通信号做延迟调整。这一流程反复进行，直到观测的反馈值从0跳变为1，这表明内存模块边界的时钟信号与数据选通信号对齐。 读取均衡 读取均衡主要解决数据读取操作中数据与选通信号之间的偏斜。为了支持此特性，DDR3内存中增加了一个多用途寄存器(MPR)。该寄存器中包含一个预先定义的数据模式，选中后就会在数据线上输出该模式的数据而非内存阵列中的普通数据。在启动读取均衡序列前，需要向DDR3内存中编入适当的模式寄存器值，使MPR数据成为输出数据。之后，读取均衡机制启动，开始向内存模块发送READ命令，并试图通过优化调整数据选通信号的内部延迟来捕获预定义数据。反复重复此流程直到通过调整数据选通信号内部延迟而创建的窗口能够以最佳方式捕获到预先定义模式的数据。读写均衡特性仅涉及DDR3内存，DDR2内存不支持此类特性。

常见的pcb布线的拓扑就是t型和fly-by,也有的是混合型的拓扑结构。还有最常用的点对点的拓扑。

那大神能给总结一下fly-by的特点吗?

必须得给个赞！

fly-by 和daisy chain是一回事吗?没分清两个名词

这样就理解了

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哦，原来如此！

好。

专业！

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