关于SDRAM设计时遇到的等长问题

我在设计SDRAM时遇到一个问题，有4片SDRAM，地址线，时钟线命令线和控制线要求走“T”拓扑结构，但在做等长时，要求地址线，时钟线，命令线，控制线和数据线全部一起等长，请问这样的设计对时序帮助会很大吗?

首先，得确定是共同时钟的SDRAM，这一点很重要，然后看看时钟是怎么做的，一般有两种方式：
1、外部晶振出时钟，过时钟分配器，然后5个时钟分别接CPU和4片SDRAM，这个是共同时钟的典型做法，不过比较少见了
2、CPU出时钟，然后时钟接SDRAM，这个是内同步时钟（要区别于DDRX SDRAM的源同步时钟），这个在现在的SDRAM设计里面比较常见
不管是哪一种时钟，数据地址命令控制都是要求走线尽量短

简单来说，SDRAM如果速率低于100M，走线要求比较低，容易实现，如果高于133M，建议算一下时序

基本原则：
1、绝对不要去做分组等长
2、不要因为绕线导致长的走线更长
3、特别短的走线稍微绕线一点，有助于时序调节

我遇到的是第二种，CPU出时钟。但有两根时钟线，一根时钟线接供两片SDRAM的时钟。你说的走线越短越好，但关键就有一个问题，4片SDRAM有8组数据线，有些一组数据线最长的三十多毫米，有些一组内最短的六十多毫米，且数据地址命令控制中最长的差不多七十毫米。数据地址命令控制全部等长，导致所有的数据线全都要绕长，短的数据线会绕得特别长，这不是与越短越好不是矛盾啦吗?

首先，数据没有8组一说，SDRAM的数据不分组，如果你还是把D0~D7分为一组，那么这一组的DQS是什么呢?

其次，我的建议不是等长，而是把短线稍微绕一绕，差距不要太大就好了
如果想具体分析的话，是需要芯片数据手册和时序参数的