关于PLL电路问题讨论

想请教个问题，关于PLL电路中，PD相位比较器的频率选择和TXCO频率选择的问题。
一般在RF IC的datasheet中会给出一个PD相位比较器的频率范围（例如1.67MHz～24MHz) ，还有OSC的分频器的范围（例如1～7）。由此来选择TXCO
晶振。那么我想请教下，由于DATASHEET里只给出了个范围，那具体应该选择哪个值呢，而且选择这个值的理由是什么?
还有PLL设计时要特别注意哪些地方，哪些数值呢?
请指教！

没人回答吗?

一般根据系统频率来选择,这样 还有一些时钟公用,时钟同步的考虑. 是否是频率选择高点就好,我也思考过这问题,从仿真来看,看不出什么变化,如果你是小数分频,或许选的高点会好点吧

OSC频率选择高的话，会对2阶和3阶的乱真抑制有好处。
大家做电路设计的时候，硬件设计者要对各种寄存器与CPU所传输的数据进行分析，自己做出要传送的数据值，再交予软件设计吗?

看看，谢谢