verilogA生成symbol后如何混仿？

求助各位一个问题！我用verilog写完代码生成symbol后按照网上的操作进行了混仿，是可以正常仿真的。但是请问我用verilogA生成symbol后，按照同样的方法设置完后，仿真时为什么会报错呢?verilogA和verilog混仿过程不一样么?报的错没太看懂该怎么改，请各位帮忙啊

LZ,我这里遇到了同样的问题，不知道你是怎么解决的

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请问，你的这个问题解决了吗?是不是cadence里面没有装NC Verilog仿真器的原因呢?我现在也遇到这个问题了。

我之前是以为verilogA也是数字模块，所以设置的有问题 如果用verilogA写，按照正常的analog电路仿真即可
你碰到的问题可能是安装问题，跟我的问题不一样

verilogA和verilog混仿过程不一样么