求助 关于sar adc

我现在在做个sar型adc ，整个系统已搭好，前仿真得到的有效位数只有7.5bit，而我的设计要求要达到10bit。通过频谱图，我感觉系统中的噪声比较大。但又不知道是何处引起的噪声。请求大家的帮助。谢谢

前仿?……
逐步check吧，把各个模块先用理想的代替，就可以查出问题出在那个block
1.check 时序
2.DAC的精度
3.比较器
4.others,开关之类

跟結構有很大關係
有的結構就是沒法10bit

好的 谢谢

我使用的是分段电容阵列。为什么有的结构不能做到十位啊?是比较器的噪声影响的吗谢谢

小编建模用的Matlab还是verilog-A阿?

who know how can be 10 bits?！

我也遇到过类似问题，主要是开关转换时容易引入噪声，看看开关处的噪声能否尽量减小

看过了！

学习了

学习一下

求助 关于sar adc

我现在在做个sar型adc ，整个系统已搭好，前仿真得到的有效位数只有7.5bit，而我的设计要求要达到10bit。通过频谱图，我感觉系统中的噪声比较大。但又不知道是何处引起的噪声。请求大家的帮助。谢谢

前仿?……
逐步check吧，把各个模块先用理想的代替，就可以查出问题出在那个block
1.check 时序
2.DAC的精度
3.比较器
4.others,开关之类

跟結構有很大關係
有的結構就是沒法10bit

好的 谢谢

我使用的是分段电容阵列。为什么有的结构不能做到十位啊?是比较器的噪声影响的吗谢谢

小编建模用的Matlab还是verilog-A阿?

who know how can be 10 bits?！

我也遇到过类似问题，主要是开关转换时容易引入噪声，看看开关处的噪声能否尽量减小

看过了！

学习了