cadence中如何让电路中某一个模块的symbol不产生内部schematic的netlist

各位大神，我的电路中有几个symbol，正常情况下用ADE仿真时，产生netlist会包含所有symbol内部schematic的网表。但是本人想用写好的一个spice网表去替换其中一个symbol的内部电路的网表。相当于在仿真产生网表时不产生该symbol下的内部电路网表，只有上层的连接关系，同时需要include另外一个已经写好的网表。这个能实现吗?

用config，把想用外部netlist替掉的模块设置为symbol，然后在stop view里加上symbol。