ADPLL设计

上图是ADPLL总体结构，下图就是其中TDC的block diagram，其中Period Avg.就是不太清楚的地方，基本上所有相关论文中都只是给出一个计算平均值的标准的数学表达式
还有就是LC oscillator的capacitance bank有多个，调节范围依次降低，调节精度依次提高，这种情况下锁相环怎么判断什么时候进行mode switch，即从粗调节的capacitance bank跳到下一个更精细调节的capacitance bank?现在的想法是frequency toggling，即当输出频率，也就是控制字在两个值之间连续跳变两次，或在某一个值上呆足够长得时间时，就认为应该进行mode switch。大家一般怎么做呢?先多谢大家的帮助了！

为什么关于全数字锁相环的就没人理呢?

能不能问问你老师：老师，你怎么看?

哈哈哈哈~

我已经问过了，老师也不清楚
老师从没做过这方面的东西，只是觉得现在这个方向比较新，就打算让我做了，估计我们系里许多老师都没听过这个东西

顺便给R.B. STASZEWSKI发了个邮件，没想到居然回了，只不过他好像把我的问题理解错了，只好新发了一封邮件解释了一下，看看明天会不会回吧。跟老师商量后，现在的代码里头先不考虑这个平均

擦 见到做数字锁相环的啦 求指教讨论 哈哈 话说你一个人做整个数字锁相环?我正在做DCO 我同学做TDC

一个人做，我也想有个小组，这样可以边做边讨论，但我老师亲自带的就两个学生，那一个做DC-DC...
你系统仿真没做吗?那系统参数怎么定的?我现在正用Matlab编程做系统仿真，然后就打算做DCO，再做TDC。这俩做完基本就剩数字模块，用Verilog编程解决

小编 好强大

直接和作者沟通

小编，你的DCO打算用数字集成电路设计流程实现还是自己搭模块呢? 我看论文里面大多用数字流程是实现的?这两者有什么区别呢 感觉既然是数字锁相环 用标准单元实现的数字电路的话 个人觉得最好还是走数字流程 可是我们这边的博士建议自己搭电路 囧啊

我做2.4G的，估计要用LC DCO，必须得自己设计了
环振的话可以采用标准单元，我在文章中读到过这样的设计，但是这时候经过自动布局布线之后连线等引入的寄生电容问题需要考虑，若人工来做可以从前端到后端都优化设计

你们TDC也用数字流程设计，使用标准单元?我见到的都是full-custom方法设计的啊?
你们还有博士学长啊，羡慕，我这里只有学弟了...

没搞过ADPLL。但我也想试试SDM的小数分频，不知小编找到什么有用的资料没。
爱莫能助啊。

看别个做的在mos管源级加入电容，等效到tank的电容会非常小，可以实现小步进，而不需要SDM

听过Bogdan 讲过两次ADPLL，玄幻得很。现在还在LC VCO 阶段。他讲得离散时间接受更玄幻。

Bogdan 的Career path蛮有意思

把变容管搬到源极 缺点是牺牲电流换取分辨率 功耗较大啊 现在趋势是低功耗 所以DSM相比还是有优势

我是说DCO中的DSM啊我看分数分频器里和这差不多的MASH结构的ＤＳＭ都是用数字流程实现的　斯塔切夫斯基的貌似也是这样 你觉得呢?

DSM应该是用数字流程
我现在正在设计TDC中的用来采样的触发器，我看R.B. STASZEWSKI采用的基于sense amplifier的触发器的metastability window相当小，几个ps的样子，可我用smic0.18的工艺怎么调整都是几十个ps，你们是怎么弄的啊?

R.B. STASZEWSKI所用的架构基本上是一种死路，早在几年前我还在读硕士时就已经认识到了，所以建议你尝试用别的ADPLL架构。
另外，0.18um你为什么要用ADPLL呢?当然，如果你是为了读博发PAPER那倒也可以。
不过，ms现在ISSCC上各种各样的ADPLL百花齐放，所以真要发一篇好的PAPER也很难。

我倒不这么认为，最近的IEEE的文章中反而还是以这一种结构为主流
导师就想让我做一个ADPLL，不是我一定要做一个，而且数字化目前也是一个研究趋势

老师让做ADPLL，结构类似于R.B. STASZEWSKI提出的divider-less artichure，用counter对DCO输出信号CKV计数作为输出相位的整数部分，TDC测量参考信号FREF和相应CKV上升沿之间的时间差。TDC的测量结果需要用CKV的周期进行归一化，CKV的周期也可以通过TDC的输出来计算。很多论文说为了CKV周期计算值更准确，需要对多次计算结果，如128次，进行平均。（这个和AFC一样，你平均128次，相当于Reference Clock 降低128倍，你考虑过你的环路带宽的问题吗?如果不做平均，你计算过TDC要有多少ps的精度才能准确测量DCO的频率吗?）
但我不太明白这个平均怎么实现，时序是怎样的?是进行移动平均，就是说每次取最新的N个CKV周期值进行平均?还是别地什么方法?若进行移动平均，那最初的N个CKV周期还未给出一个正确的平均值，TDC又怎么进行归一化呢?（R.B架构中有些概念很恶心，传统的PLL里根本没有这些东西，按我以前学校老板的话说，这就是一个不懂PLL的人在做PLL，但提出了ADPLL这一概念还是值得赞赏的）
又：哪些关于sigma delta modulator的书较好啊?（sigma delta ，R.B 的架构里就一个一阶的，而且也只能用一阶的，你随便翻翻书半天就能理解）原来一直以为不会做RF的锁相环，都没怎么关注过LC oscillator。现在看LC oscillator经常需要SDM提高精度，得学习一下SDM。最好是能很快入手的，现在正用Matlab编程做系统级仿真，确定参数要
还有，用于DCO输出整数计算的COUNTER，输入频率2.4G，采样频率是参考时钟，这样的慢时钟采快时钟翻转信号，你考虑过如果采错的情况吗，这种情况的出现又会对整个系统造成什么样的影响?

R.B 我也和他交流过，他去荷兰前我们老板还请他来办了一场讲座，但得到的一些答复似是而非。
总体而言，要做ADPLL的话，你要先去理解传统的analog PLL, ISSCC上采用R.B架构的人虽然多，但又有几个能实用?

平均这个问题我一直没有弄清楚，所以打算先不平均，我也见过论文不平均的，顶多就是phase noise略有影响，至于TDC的精度，这个可以根据所要求的in-band phase noise来估计，要是考虑对T的测量误差，预留一定余量就好
对于传统PLL里灭有的概念，为什么不能引入，按这种思想，锁相环这个东西的出现就很奇怪，因为原来没有这个概念。结果现在它的应用很广泛，如果只是在原来的框架下做调整而不愿跳出来，我觉得是难以有真正的突破性发展的，我还想着把这一结构改一改，加入这一结构里面都没有的东西，不知道有没有时间试一试
sigma-delta你了解的可能不多，一阶的能用，高阶的照样用，好几篇论文都是用高级的，一阶的我只见了一篇，当然若果一阶能够达到要求，用一阶的更简单，功耗更低，而且除了常用的MASH结构外，还有其他各种各样的数字sigma-delta调制器可以使用，还有许多消除limit cycle的方法，我也没仔细看
至于你提到的采样问题，建议你仔细研究一下R.B的书，里头讲述了基础的方法，还有许多论文里头进行了讨论，有篇论文甚至去掉了reference retiming
ISSCC上采用R.B架构的很多都有流片结果，R.B本身设计的几个ADPLL都商用了，最近还有采用这一架构的针对其他通信标准的设计，是R.B的学生做的
至于答复似是而非的问题，可能你们互相没理解清楚，我做本科设计以及和学长一起做CPPLL的时候，跟我现在的导师交流，所得到的答复也经常是似是而非的，最终还是自己解决的

还有，对讲座不要抱太大希望，我导师说就他所了解的，讲座啊会议啊主要就是认识这个行业里的人，学术上的收获很少的，大家基本上是为了旅旅游、玩一玩...

OK，这个话题就此打住。其实我们两个的对话不在同一个水平层面上，我在六年以前就开始研究ADPLL，现在设计的各类ADPLL也早已商业量产，应用到多个产品中，并获得三项国内或国外的专利。而你只是一个连MATLAB系统级仿真都没搭好过的菜鸟。
前面的帖子，只是作为过来人给你指出几个问题的提醒，很多问题不是你光凭空想象或读几篇PAPER就可以理解的。
不过ADPLL是一个新的东西，也许的确是我的认知中对其理解的不全面，不管怎么说，光纸上谈兵是没用的，还是祝你早日能够真正在这方面取得一点有意义的成果。

小编能讲讲你设计的3款商用ADPLL架构吗?

呵呵，这是商业机密，不方便在这里透露的。
请谅解

哦，生气了?不好意思，我可能无意冒犯到你了，真的是无心之失，只是想把自己的想法表现出来。平时和导师、同学讨论的时候就不太注意措辞什么的，这几天又有点事挺烦心的，请见谅！以后又不懂的地方还请指教！