这段时间用VerilogA对流水线ADC进行了建模，信号不能很好的还原，求教原因。

1.5bit输入输出信号

输入信号及对数字信号的还原

真是不知道从何下手去找错误

最近需要一个来数模混仿，真烦恼，

我在将ADC的转换信号用理想DAC进行还原的时候也遇到了问题，因为ADC的输出是比较一次改变一位，所以DAC的结果也是只有最后一段时间的结构才是ADC的最终转换结果。要怎么改DAC的代码让我很烦恼。