请教PLL中VCO控制线上的ripple是怎么引起的？

波纹在razavi的书上解释了产生原因，由于电荷泵的电流失配等，在锁定时pfd的输入仍然存在小的相位差，进一步转化为失配电流，而环路滤波电容电阻的串联，由电路的基本理论可知，波纹难以避免 ，所以通常要在并联一小电容来削弱（高阶环路），pll环路相当于低通滤波器，而ripple 相当于一个基频在fref处的高频信号，它通过lp，当然是幅度的衰减（fref 〉〉环路带宽）

楼上的人非常强大

谢谢楼上再楼上的回答,ripple产生的原因现在已经搞懂了，可是我还是无法理解你说的后半部分,我无法在ripple的大小和环路的bandwidth之间建立一个直观的联系，能否有更具体的解释?谢谢！

PLL bandwidth越小，Loop filter电容越大，参考时钟(Fref)的spur衰减越大。这样，loop filter需要片外实现。

感谢小编啊

谢谢楼上再楼上的回答,ripple产生的原因现在已经搞懂了，可是我还是无法理解你说的后半部分,我无法在ripple的大小和环路的bandwidth之间建立一个直观的联系，能否有更具体的解释?谢谢！
ripple其实就是基频在fref的杂波信号，它会造成我们通常所说的参考杂散，bandwidth越小，环路滤波器F（s）的高频截止频率越低，ripple通过环路滤波器时仅能留下直流（叠加在vctrl上）与低频信号，这样通过环路滤波后的ripple 波形的起伏就会变得比较缓和（越是尖锐的ripple，越是说明其中的高频成分越丰富），也就是ripple的幅度被LF削弱了

VCO的问题
楼上的理论有理。我想问的是在前仿真的时候，单独的VCO不能起振，但是整体仿真起振，这个是否有点矛盾呢?
VCO起振是将环路中相应的某个噪声频率无限的放大，直到达到一定的幅值，但是在做前仿真的时候，是否有噪声呢?如果没有噪声，那么是将什么放大呢?
希望楼上的能回答。
另关于ripple的问题。楼上的意思是它主要由两个原因引起：一个是剩余相位，另一个是上下电流不匹配；剩余相位我不想说，我提下上下电流不匹配，如果我将cp山下电流单独做静态仿真，上下是匹配得比较好的，虽然也有大概几个nA的电流，但是可以忽略。但是在pfd+cp之后，同频同相的输入条件下，仍然会出现ripple。那我可否认为ripple仅仅是由PFD引起的呢（虽然上下电流也有不匹配）。

1.我想VCO作前仿需要一个初始电压信号来代替电路中的噪声；
2.7楼的大哥说了，ripple可能是由参考杂散产生的，修改一下你的参考频率和Kvco，看看能否改善；

仍然弱弱的问下
仍然弱弱的问下，如果上下电流不匹配会不会导致VCO的控制电压在锁定之后出现大约1个mV的起伏呢?

肯定会的。
电路匹配没有绝对的，只有相对的。

好强大啊 达到

ripple 的原因主要是 CP mismatch/leakCurrent / PFD mismatch 在Vcont上造成的影响，尤其是前两项，另外在小数分频的电路中也会有的
(需要DAC补偿 或 SDM 等措施抑制分数杂散)

:lol :lol

胸台讲的很好， 再加一个 charge sharingPFD mismatch 指的就是Switch time mismatch

学习了！

7# wfcawy 向您请教一个弱弱的问题：请问cp产生电流 不匹配的就具体原因是什么呢?您能具体解释一下吗?谢谢

no ripple no business.

拙见：有高人说了，就是一个低通滤波，如果带宽低，自然把带宽外ripple的高频压制得更低。
个人理解，ripple是不可能消除的，因为环路增益不是无穷大，就如反馈运放的input error不是理论上的零一样, 输入相位和反馈相位间总是有一个很渺小的差
ALVAYS

多谢小编了

dddddddddd

Thanks！

thanks a million ！

Nice discussion ！

Good discussion here ！

nice discussion ！

借宝地问一下，CP电流失配对于PLL输出时钟的影响如何仿真呢?

实现分频器的时候，怎么计算电路的建立时间和响应时间