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急,cadence 版图LVS仿真的时候提示有错误,求高手指点

时间:10-02 整理:3721RD 点击:
如题,电路图和版图吻合但有如下错误:
psub_StampErrorMult
psub_StampErrorConnect
求高手解答!不慎感激

应该是衬底连接的问题,具体的说明记不清楚了。但是,这个问题可以忽略,没有关系的。

谢谢,问题解决了。

我在做LVS的时候 显示assura_tech.lib 文件是无效的 是什么原因呢?如果你有遇到同样的问题 请分享一下解决的办法 谢谢啦~

能弱弱问句,小编最后怎么解决的,我也出现了这个问题

怎么解决的?

是有多个地的吗?用了标记不同地的层了吗

同问,也遇到相同的问题了,请问小编是怎样解决的?

是不是采用了DNW的工艺

我的错误是pad外面那层金属环,其中包含M1到衬底的通孔,这个错误应该是提示这个衬底没有接地,我是直接把它们都删了,就不报错了

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