没有电路的版图，只有rule的情况下，能直接提出后仿网表吗？

如题所述，一大片画好的版图，有什么工具能够利用rule文件直接提出后仿网表，期间不用做lvs。有方法吗?中间net号按照一定顺序随便给出，只要以双向io给出所有外部pin即可。有一个芯片级局部问题，但所怀疑的区域拉的比较长，建立电路非常麻烦，所以才有以上想法，可能我已经debug晕头转向，开始胡说了。

感觉应该没有吧。calibre xrc都是由电路，在电路网表的net基础上添加的rc值。