请教一个关于晶振和PLL jitter的问题！
由于做高速ADC，对于CLK jitter的要求会很高，
比如：80MHz输入信号，10bit ADC 160MHz sample rate，那么要求jitter<2ps
如果是12bit，那么要求更高。
于是去看看PLL和晶振的性能，做PLL的同事告诉我PLL jitter有几十ps
于是我问晶振的jitter如何，他说差不多。
我查了一下，晶振通常只提供 几十ppm的频率精度，不会提到jitter
我搞不明白的是：
晶振的jitter对最后的输出频率有什么影响?或者说传输特性是什么?
有人说PLL能够滤掉晶振的jitter，输出的clk jitter会比晶振更好。
看到ADI/MAXIM等公司的ADC都是用片外clk driver，而且jitter都非常小，有的甚至到几百fs。
所以觉得PLL可能是可以滤掉晶振的jitter，但是理论上有什么依据使其make sense
jitter可以由phase noise积分转换，所以phase noise小的话jitter也小。对PLL，晶振，PFD+CP, VCO是主要phase noise的贡献来源。PLL的输入到输出的相位传输函数是低通的，所以能滤掉晶振的高频noise，到底PLL的输出CLK的jitter是否小于晶振的jitter得看PLL各个模块所贡献的噪声及PLL的bandwidth。
要求不高的场合，工作在几百MHz到1，2GHz的PLL的jitter一般会有几十ps。
学习LS的高手
感谢小编分享
PLLjitter大於晶振的jitter，
输出的clk jitter不会比晶振更好
用 PLL 是因為晶體振盪器的頻率不高
< 100MHz in general
你说的是rms值还是PP值哦。
学习了
好像有点意思，160MHz啊，真猛。
1# fuyibin
有做的很好的CLOCK，从一些文献上看到的一般是LC做VCO，从较高频率转换下来，可以做到几个ps。不过这样的模块儿一般功耗很高。
想想高性能示波器的内部采样时钟不可能差了
thxxxxxxxxxxxxxxxxxxxx
jitter怎么测量?
jitter 占时中周期百分之多少算是合格啊?谢谢回答?
PLL和晶振的关系
PLL的输入->输入的相位的传递函数是低通，所以如果晶振的高频phase noise就被咔嚓了
但是PLL本身的VCO肯定也会引入phase noise
PS：phase noise从某种意义上说和jitter其实是一个东西的不同描述方式
jitter 有多种不同的 measurement. 比如cycle-to-cycle jitter， 等等。
jitter 是时域描述，用于digital 或者optical 电路，噪声影响主要在触发沿过零点。phase noise 是频域描述，多用于RF transceiver等等。
PLL 对参考频率进行了过滤，主要滤除了REF的高频noise；但是VCO的高频Noise对PLLjitter影响很大。从时域来看，OSC的时钟短时间内或者C2C jitter都很小，但长时间的jitter很大，而PLL相反。现在ring VCO的PLL jitter一般几个Ps到几十个Ps，LC-VCO的可以做到Ps以下，甚至几十Fs。
好象PLL环路应该滤掉的是参考钟高于PLL带宽的噪声吧。而且VCO噪声影响最大的频带也是PLL带宽附近--很高频部分也应该会被滤掉的吧。
我错了。
PLL的环路可以把晶振的高频噪声滤波，所以锁相环可以把晶振的噪声滤掉一些
另外，锁相环比较容易的达到<2ps jitter的，（rms），
我们做高速锁相环的时候2ps还是比较容易达到。
好问题，求回答！
PLL的jitter 首先分为:
1)short term 2） long term
jitter我们主要关心输入jitter，VCO引入jitter
在PLL环路内，对于输入jitter是低通的，所以，高于LBWPLL带宽部分将被衰减，而VCO是高通关系
所以，高于带宽部分无衰减！
同时，我们还需要认识到，PLL在不同的应用中，对不同jitter 有要求，譬如short term ：包括period 与C2C。而所谓long term 是period 在时域的积累！不同场合可能要求不同的spec 。在知道输入period jitter ，输出period jitter的前提下，我们可以大概估计出VCO设计指标，VCO输出period jitter 至少不大于PLL输出period jitter 。同时，要求PLL的close loop 传输函数保证对输入的衰减，也就是PLL环路的设计。这些都没考虑PFD/CP/电源noise等，所以，只能粗略估算。因为，pll还得考虑locking time ！稳定性！工作频率范围！对于VCO,想增加phase noise ，主要就是增加功耗，其次就是简化ring 环路。LC耗面积，而且L工艺非常不好tune ！
我有个问题请教一下：
我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要125MHz频率输出，且jitter≤50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中我怎么设置才能在最后的输出125MHz对应的jitter在255ps左右，即有高手能够教我配置向导具体设置方法，十分感谢各位！
受教了~
很想请教一下，你提及的几个ps到几十个ps是哪种jitter?total jitter or rms jitter?
RMS Jitter
好帖子，学习了。 刚刚和同事论证了，为什么要用PLL，而不是Xtal。