怎样减小PLL的面积？
时间：10-02
整理：3721RD
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看到有的FPGA公司在一个芯片上集成几十个serdes通道，好奇他们是怎样减小面积的。 貌似C的面积一定要足够大的呀。有什么减小LPF的C的面积的好方法吗?请赐教。
用mos电容，或者有源滤波器
改成全数字锁相环，节省滤波器的面积。
在全数字锁相环的基础上，提出新结构的LC振荡器，进一步的压缩面积。
请问小编，目前全数字锁相环在业界有用的吗?
TDC面积挺大的。速度高了，带宽高了，LPF 的cap更小了。很多Serdes是共享一个PLL。并且很多Serdes里面也有电感。所以LPF的C并不是一个很大的问题。
楼上正解
TDC=Time to digital converter?
1.4psrms-period-jitter TDC-less fractional-N digital PLL
@5楼
有概念多少数据率需要多大电容吗?
比如 6g bps 500pf
10g400pf。
还有一个问题，如果共用PLL， 其他的lane 只有DLL， 这些lane就只能跟相位不能跟频率了，对不对?
自己顶起来。