请教这个基于运放的带隙基准的几个问题
如图是一个自偏置的基于运放的结构的带隙基准电路，电路中有几个地方不太清楚，请教大家一下。
1、首先是电路的最右边两路，也就是运放的第二级，这两路那一路算第二级呢?好像这两路都是低阻吧，如果是的话运放的增益改怎么保证呢?
2、最右边一路MB1和MB2管应该是所谓的self-cascosde（论坛中有一个很长的讨论它的帖子）的结构吧，现在连接成二极管结构是为了给共源共栅电流镜下面一排管子提供偏置吧?在这里使用这个结构是不是为了VDS的匹配?
3、运放的米勒补偿方式有所不同，电阻和电容加在了第一级输出和地之间，这种补偿方式跟常见的连接方式有何区别呢，优点和缺点在哪?请指点。
4、再问一个问题，为减小失配和offset，运放的差分输入对管M1和M2，以及负载电流镜M3、M4该怎样设计?求有设计经验者尽量详细的说明。
5、该基准电路的闭环增益怎么仿?
mark......
“米勒补偿方式不同”，这页叫米勒补偿啊?长见识了这下！
5，Canedence 下选择STB,在闭环中任何一处插入电压为零伏的直流电压源，在跳出的仿真报告中会直接给出相位鱼肚的。
我觉得应该还是用的米勒补偿的原理吧，只是这种接法的不同之处在哪儿呢?您知道么。
我看没什么区别，无非是产生个零点，但是因为RC的取值太大，所占用的版图面积相比于米勒补偿，会大很多很多。
This BGR is is not difficult to make clear.1. Duo to the 2nd stage of OPA Gian=1 more or less and low impedance net here, so no miller but domain pole with zero (RC) used instead of miller effect.
2. Self-biasing is OK, cascode biasing is OK.
3. BGR Voltage is OK but offset will be larger than common structure.
4. Self-start is needed here.
mark,waiting for solution
如果用前后级等效的方式来分析的话，加的这个电容不会使第一级输出电容倍增大把，跟输出电容并联?极点分离作用不明显，但会产生零点，面积很大怎么分析的呢，请指点。
domain pole with zero (RC) 求进一步解释目的?谢谢
和LDO的ESR补偿原理是类似的，可参考下增加电阻产生的零极点位置，就是下图中的P1 P2 Z1
对于小编图里面运放第一级输出产生的零极点，分别是
p1=1/(Rout1*C1)
z1=1/(R4*C1)
p2=1/(R4*Cgs5)
1、首先是电路的最右边两路，也就是运放的第二级，这两路那一路算第二级呢?好像这两路都是低阻吧，如果是的话运放的增益改怎么保证呢?
M5是第二级，M6为了提供偏置电压
2、最右边一路MB1和MB2管应该是所谓的self-cascosde（论坛中有一个很长的讨论它的帖子）的结构吧，现在连接成二极管结构是为了给共源共栅电流镜下面一排管子提供偏置吧?在这里使用这个结构是不是为了VDS的匹配?
是提供偏置的没问题
3、运放的米勒补偿方式有所不同，电阻和电容加在了第一级输出和地之间，这种补偿方式跟常见的连接方式有何区别呢，优点和缺点在哪?请指点。
第二级为diode MOS 负载，gain=1，miller补偿和这种补偿没什么区别，采用电容一样大
常见结构。
常见的啊?那是不是就像留上说的跟米勒补偿没什么区别?还是只产生一个零点?
第二级增益为1，是不是第二个极点频率很高，对稳定性影响不大?然后这种补偿是为了产生一个零点?
就算是diode负载增益也不等于1啊
没想明白
不知道啊
这个是低电压BG，power supply应该也就1.2V，上面是一个cascode结构，第二级增益弄不好会小于1，最多也就是1-2之间，这个增益对miller电容没什么作用，而且会减小PSRR，PSRR对BG是一个重要参数，而且BG中的运放通常是低带宽电路，这里没必要用miller补偿
同意
mark 等待高手解答
看了一下，这个结构的小问题还不少，首先没有启动电路,Iptat=0时bandgap起不来，其次用PMOS input pair，对于1.2V power supply headroom也有点问题，Vbe+Vgs+2Vdsat<1.2V,悬
真不知道这个结构有什么好的，反正我不这么用。
请教一下：那么米勒补偿所用的电容都会影响PSRR吗影响机理是什么呢?
请问一下self-cascode的帖子地址是什么，找了好久没找到。本人新人一枚，最近在学带隙电路。