Serdes TX
Serdes的TX部分有哪些仿真指标，仅看一个eye diagram?
还有对于serializer，有什么指标?
最终的输出的jitter由哪些噪声贡献的?分别是什么传输函数?
TX的jitter对于数据传输的影响?
这些问题有哪些资料可以参考吗?
不知道你说的TX设计包含哪些，一般来说只包含：Serializer 和 driver。这两个地方其实都比较简单。
Serializer主要看看timing，因为这部分一般都是采用standcell完成的；
Driver部分要看你采用什么结构，是CML还是电压形式，主要看下：输出阻抗---阻抗匹配要求；输出幅度；眼图，如果是理想负载，时钟也是理想的，jitter应该很小。
但是其实TX应该考究的还有：（1）时钟质量，一般是PLL的设计决定了，所以要考虑PLL输出时钟的PhaseNoise，如果是半速方式的，还要考究时钟的占空比；（2）封装和传输线影响，因为很多Serdes对传输线是有要求的，需要远端测试指标。此时就要考虑一些预加重技术了来消除ISI的影响，具体预加重方式要根据负载来设计了。
谢谢回答的如此详细！
如果来考量预加重的效果，是不是还是通过看输出的眼图的jitter会改善多少?
此外，一般看眼图的时候是不是都是加PRBS作为数据输入?
是不是RX部分要考虑的东西会更多一点，有RX，CDR，deserializer?
serdes能达到什么样的速度和性能，和工艺有很大关系?
再弱弱的问一下，在TX端到底采用的是pre-emphasis还是de-emphasis?
好像看到的资料上，两种说法都有。
采用这种方法改善ISI，如果从频谱上面来想，多制造了一些小脉冲，相当于提高了高频能量，不是削弱了信号的能量了吗?
（1）如果来考量预加重的效果，是不是还是通过看输出的眼图的jitter会改善多少?
（2）此外，一般看眼图的时候是不是都是加PRBS作为数据输入?
（3）是不是RX部分要考虑的东西会更多一点，有RX，CDR，deserializer?
（4）serdes能达到什么样的速度和性能，和工艺有很大关系?
个人理解：
（1）预加重是在TX负载为封装，线材等引起ISI时起到高频能量抬升作用，如果在仿真时，没有加这些负载，眼图jitter会变差，如果加的有实际负载，可以根据线材衰减曲线加预加重的比值。有paper介绍各阶预加重所对应的频谱衰减，我没有去研究，因为我们做的SerDes，预加重方式是固定的。理论上，如果有线材和封装负载时间，如果使用对应的预加重方式，也没有DJ的影响，TX输出的jitter会被限制在很小的量级上，这要看你实际的driver怎么做了；
（2）眼图可以反映很多东西；Tj ，Dj ，Rj，amplitude等等，如果你看Tj，肯定要用prbs，如果你想抛开ISI影响，只是看看PLL phase noise 和 driver MOSFET noise引起的jitter（主要是Rj），就可以用clock来测试了。
（3）SerDes其实难做的就是RX了，PC常见的接口，SATAII/III,PCIE,USB3等，数据率对应在3G/6G，5G，5G，这么高的数据率，想实现时钟恢复是比较困难的，最困难的是USB3中有-5000ppm的扩频深度，另外比较难的地方是Equalizer的设计了。这都是RX要做的。
（4）消费类电子肯定采用标准CMOS工艺了，成本在那里摆着呢。至于serdes能达到的速度和性能，也是和工艺有必然关系的。据了解，像5G左右的设计，基本把工艺锁定在90nm以下了，有的IP是坐在130nm工艺上的，但应该使用了lvt的mos管了。
这两种方式其实是一码事吧?
Pre-emphasis是低频不变，增加高频；
De-emphasis 是高频不变，减弱低频;
从频谱分布上有啥子区别?貌似没有，只要幅度容忍其实减小点低频的能量没关系的，很多RX设计前面的都有equalizer的，对信号都有限幅放大作用的，CDR在乎的主要是jitter而不是幅度。
封装和传输线影响是不是用nport，然后里面那个s-parameter file怎么来呢?
泰克的TDR可以测的，供应商应该也有吧。
hao。
再问一下大侠，似乎有看到一个 return loss的指标，TX需要考虑这个指标吗，这个怎么仿真?
spectre里有sp，加一个port和balun就可以仿真了，具体你看spectreRF文档，或者请教下做射频的同学，他们应该很清楚。
return loss指标也是spec中给出的。举个例子，sata中的要求是：
150MHz ~ 300MHz-18dB
300MHz ~ 600MHz-14dB
600MHz ~ 1.2GHz-10dB
1.2GHz ~ 2.4GHz-8dB
2.4GHz ~ 3GHz-3dB
3GHz~ 5GHz-1dB
非常感谢！
有个问题哦，我加了nport仿真，可是结果是用de-emphasis会使jitter增大。是不是还需要加上传输线模型呢?应该怎么加呢?
如附图所示，如果数据是20bit 250M， 转成 2.5G 半速时钟 的串型数据流，看eye diagram ,应该截取的时间是250MHz 周期的整数倍，period是400ps，对吗?
你的De-emphasis是几阶的?你理解De-emphasis的作用是什么啊?
我理解的De-emphasis主要是抵消ISI的影响，所以你仿真的时候如果TX的负载ISI比较小，De-emphasis会引起jitter变大的。
另外你加PAD和package的寄生了吗?
PAD寄生要看你的版图而定的，IO中的ESD电路寄生电容，pad寄生电容，
封装线寄生电感，
pcb上寄生电容，
如果你有传输线的s-parameter模型，可以直接调用，如果没有，你可以按照你设计的Serdes中equalizer boost曲线的零点，极点频率构造一个相反的衰减曲线。一般用RC一阶衰减就可以了。（个人理解，不一定正确啊，大家可以一起讨论下）。
eyediagram 如果是5G的数据率，period设置成N/2.5G。N=1,2,3,4,.......都是可以的。
一阶。我的理解和你一样，所以我想看到de-emphasis的效果，必须要加入传输线的衰减才对。PAD，PCB等寄生电容用1.25pF等效，package寄生是在nport里面调入s-parameter data file。缺的就是传输线的衰减。看见analogLib里面有个tline，好像可以用，需要填loss resistance/conductance 参数。
有一个问题，TX端用了de-emphasis, RX端又用equalizer boost,不是为抵消同样的事情做了两次?
是的，Pre-emphasis和equalizer其实都是抗ISI的。Pre-emphasis是预加重的，效果不是太好的，很多传输线的衰减很严重，只靠pre-emphasis是不行的，所以需要equalizer的，而且很多需要自适应算法，pre-emphasis可以称为FFE的么。
多交流，一起学习。
这个帖子咋没其他人来交流呢，就我们连个在这里唧唧歪歪个不停啊，哈哈。
这么好的帖子，受教了。
我最近也学习这个，关于jitter的问题一直没弄明白，所以想请教大侠指导
5GHz的数据传输率，换算成信号周期200PS，如果保证眼图，是不是要做到Peak to Peak jitter 20PS左右的时钟?
但有看到有些资料说，数据抖动大没关系，只要时钟和数据一样就能正确采样到数据。
这两个该如何去理解，到底要什么样的PLL/CDR才能满足serders TX/RX的需要
问题不辨不明啊！
将此贴顶成serdes设计宝典贴！
有的CDR设计是看jitter tracking的能力，有的是看jitter filtering的能力，但同时又要保证CDR acqucition behavior。
如果你的设计是前者，那就要看重时钟和数据的相对抖动了，CDR是偏重于恢复数据的能力，一般在数据恢复后，要进行“恢复时钟”和“本地时钟”时钟域切换，只要时钟域切换没问题，恢复时钟是什么样子的，并不是太在乎。
至于你说的时钟jitter 在20ps，我不太明白是怎么回事。
这些也是个人理解哈，不是权威啊，我也是菜鸟的。互相学习。
想问一下，楼上做了多久的serdes,还说是菜鸟?
“菜鸟”的“菜”，按照认同来源台湾口语的人的说法，是“差”或“逊”的意思。维基百科上的释义。这样看来，水平差，做的越久越有资格称为菜鸟。不光技术逊，智商是不是也菜呢?
哈哈，咱还是多讨论技术吧。
‘’有的CDR设计是看jitter tracking的能力，有的是看jitter filtering的能力‘’
这个该如何理解吖，两种CDR的区别只是在带宽吗?分别应用在何场合?烦劳大侠再不厌其烦了 。
若是对应这两种CDR，TX要如何设计才能保证数据的顺利恢复，现在对这些很迷茫啊
20pS是我按照200pS简单乘以0.1看的，照大侠说的，这20ps没什么意义了
不太明白你说的问题啊。
为什么是200ps*0.1?
TX设计不是有指标要求的吗?我所接触的有sata，pcie，usb3等串行接口，TX的设计spec对数据发送质量有要求的，怎么和RX的恢复扯的上关系呢?
理论上，TX的发送只要满足spec的要求就可以了，在spec容忍的范围内，做到jitter越小越好。
RX恢复能力是看你equalizer和CDR设计的强弱了。
麻烦您能不能解释下你的问题?为什么有这样的疑惑?
至于jitter tracking和jitter filtering，我也是自己的理解，说出来也是想请大家讨论下。
对于sata，pcie，usb3等高速PHY设计而言，RX的作用是恢复对方发送的数据，并解串给link层，对于此类应用，一般在RX有本地时钟源，也就是说RX有两个重要模块CDR + local Clock Generator，Clock generator提供一个和数据率有一定频偏（频偏不能太大，这要看你的CDR恢复能力了）的本地时钟源，RX使用该时钟对接收的数据进行数据恢复和时钟恢复，恢复的数据经过时钟域转换再次切换到本地时钟上，这个是弹性buffer实现。所以这种应用是注重数据恢复的，因为在RX端是有clock generator的，虽然和接收数据的内嵌时钟有频差，但CDR是可以滤掉这个时钟频偏的，而且在CDR恢复时钟的过程中，CDR只要能跟的上数据的相位抖动即可，也就是说CDR jitter tracking能力强就可以把数据恢复出来，CDR恢复的时钟和接收的数据即使存在大的同相抖动，也是不太在乎的。
而对于很多通信应用而言，RX部分是没有local clock generator的，只有一个CDR，在OC**传输中，中间有很多的repeater的，每个repeater都是一个CDR，所以CDR的要求主要是对jitter filtering的能力，Thomas H Lee有偏经典的paper里面讲到了这钟CDR jitter tranfer fuction 带宽小比较好，对jitter filtering就好，同时要做到很好的抑制jitter peaking和acqusition能力。还有一篇文章也介绍了jitter tolerance的要求，即在保证jitter filtering能力的同时，也要做好高频的jitter tolerance。
第一种应用其实jitter tranfer funtion的带宽可以不用做小，做的太小了就削弱了jitter tracking的能力，同时对jitter peaking要求没有那么严格，因为jitter peaking只会影响到某段频率上的jitter tolerance，而不像第二种应用是多个CDR级联，jitter peaking会一级级的放大，最后会直接影响到后面的接收。
表达能力有限，说的不清楚的地方，我们继续讨论。
不知道理解的对不对，希望做Serdes的大侠们都来讨论下。
神贴 必须顶！
俺认识你，你就是水军！
一般大家会仿真多长时间来做eye-diagram呢，测试时是取100万个周期长度?
平时仿真，样本数比较少，一般取几百个样本，看下DJ
测试貌似去了几百M个样本数吧，示波器一般会外推到10^12或者更多来看TJ吧，还要看采样精度，貌似现在示波器是16倍或者32倍过采吧。
（2）眼图可以反映很多东西；Tj ，Dj ，Rj，amplitude等等，如果你看Tj，肯定要用prbs，如果你想抛开ISI影响，只是看看PLL phase noise 和 driver MOSFET noise引起的jitter（主要是Rj），就可以用clock来测试了。
对这段还有点糊涂的地方。
单就TX而言，主要的抖动源是PLL时钟和driver。我的电路是前端设计加上封装线寄生，再接了100nF，ac耦合和50ohm负载电阻。
如果想看Tj, 则是输入数据加PRBS，PLL时钟也是加上jitter的。 （Tj=Dj+Rj)
如果想单看driver部分的Tj贡献，就是输入加PRBS，PLL时钟为理想时钟。(Tj - PLL贡献的Rj)
如果想抛开ISI影响，就输入加clock, PLL时钟加上jitter。(无Dj，仅有Rj)
所以才会说眼图可以反映很多东西对吗，是根据你想看的东西不一样，加的激励不一样，才得到不同的想要看的结果?
弱弱的问一下，眼图plot出来后，是不是拿cursor量一下过零点交叉部分的宽度就是jitter的值，这个值是pk-pk值吗?
对于USB 3.0， 一般传输线大家取多长，来对de-emphasis效果做仿真呢?
那个传输线是用tline，然后填上多少ohm/meter的参数吗?
请有经验的大侠赐教！
请问下大家在进行仿真的时候的 抖动模型是怎么建立的