用verilog-A编写的程序，在什么硬件上实现？

hspice上可以模擬. 實現的話好像沒看過?

只能仿真，不能综合。

那设计出来还有什么意义?

veriloga的功能主要是功能仿真，是验证系统结构的正确性以及确定一些电路的重要参数，
主要是模拟电路中用，与数字电路的verilog-d以及VHDL不一样的

Normally at different abstration level, so no implementation details.

首先，谢谢各位的回答！

是不是用verilog-a仿真后，有利于CADENCE下的版图设计?

Normally at different abstration level, so no implementation details

什么意思,英语不好啊！

这个和版图也没什么关系
这个只是用来仿真的
把一些子模块抽象成一个黑盒子系统 可以提高仿真速度而已
没法硬件实现

大致来说，有两个作用。
一个是你在设计一个较大的电路（比如说ΣΔ ADC），要用到一些较小的模拟模块（比如运放或OTA），你可以选根据整体需要确定这些模块电路的性能指标，再用veriloga写出它们的模型，放到整体电路中来仿真。如果仿真中发现你开始定的指标不够，你只要改veriloga就可以了。仿真OK后，再根据指标去设计模拟电路的原理图──这其实是综合，不过计算机无法帮你完成这个综合过程，只能自己完成。
另一个作用是，你已经设计出了某个电路（比如运放），别人（或者还包含你自己）会用到这个电路来构建更大的电路，那么你可以把已经做好的这个电路根据其功能和性能建立一个veriloga模型，把veriloga模型给别人用，既提高了仿真速度，又隐藏了内部细节。

十分感谢各位大虾的回复指导！

我看到过一篇英文文章，用VERILOG-A设计了一个全数字锁相环（在CADENCE环境下），既然VERILOG-A是描述模拟电路的语言，那他是怎么实现的把模拟的变成数字的呢?而且还是全数字的?

强人就一个字——牛

其实数字电路也可以当作模拟电路来考虑的。当你只关心信号的离散状态（高低电平）时，它是数字电路。当你关心信号的方方面面，什么时刻电压值是多少，等等，则可以说它是模拟的。
虽然说veriloga是用来描述模拟电路行为的，它完全可以用来描述数字电路的行为。只是数字电路有专门的verilog、VHDL等，一般情况下没必须用veriloga来描述，而且如果由verilog改为veriloga，会失去了可综合的特性。
一个D触发器，你可以用verilog来描述，也可以用veriloga来描述，但是如果你在SAR ADC中用到这个D触发器，如果用它的verilog模型，你必须用混合信号仿真工具来仿真这个ADC，如果用D触发器的veriloga模型，则仍然可以用模拟电路的仿真工具来仿真这个ADC。

强人啊 ，
谢谢！

主要是系统级的仿真，要是能编译；analog要全失业了

学习！
还是想问一下,对于模拟设计的人来说是不是都得对Veriloga很熟悉?

看完大家的讨论后对veriloga有的学习的冲动了，呵呵！

请问小编,在仿真时,怎样调用verilog-A模块啊?

这两者之间没啥关系

if you are familiar with the system design and also the circuit design, it is not necessary to master Verilog A
VErilog A will help you short the design loop and also the speed up the fullchip verification.

Verilog-A不错呀

不能实现

JUST FOR BEHAVIOR SIMULATION.

就是模拟电路的行为级仿真了
只是子电路抽象化了

很牛啊 ，佩服

大侠们，讲的太好了，有什么资料可以分享下吗?呵呵...

太感谢楼上诸位大牛了
感动得要哭了

请问verilog-a你是在什么软件上实现的?谢谢！

我也哭了