LDO的输出过冲过大！如何合理解决？

此LDO为低功耗设计，负载电容3nf左右，相位裕度64deg，带宽500K左右，内部opam带宽9M左右，相位裕度80deg左右。现在发现瞬态特性比较差，在改变了上电时间的情况下，瞬态响应有明显改善。
请教一下，有什么好的办法可以减小过冲或者在总电源上电时间很短的情况下，延长LDO的电源上电时间呢?
有相关paper更好，非常感谢！

怀疑是上电的时候pmos先通了，尝试让gate跟随vdd上升

软启动。?

运放有一边太快了，在快的一边的节点上加点小电容试试

非常感谢您的回复，如果要跟随Vdd，请问有没什么好的建议呢?

我也考虑过软启动，但是有个问题。如果用带比较器的软启动，那我还得再加个VREF了?

非常谢谢您的回复，请问下，什么叫运放一边快了?是不是意思就是说反馈太慢?

可參考下列3篇paper:
(1). 2009 TCAS-II :
A Compact Ramp-Based Soft-Start Circuit for Voltage Regulator
(2). 2010 ISCAS
A Current-Limiter-Based Soft-Start Scheme for Linear and Low-Dropout Voltage Regulator
(3). 2010 TCAS-II
A Compact Fully-Integrated Extremum-Selector-Based Soft-Start Circuit for Voltage Regulator

一者没有加软启动，再者相位裕度不好！然后在考虑你的时序问题！

非常感谢各位的回复！问句题外话，软启动不是一般用于浪涌电流么?

已经处理好了！延长了启动时间，效果还不错！过冲能控制在3V左右

应该是带宽和软启动问题，具体问题具体分析

你是采用什么结构什么方法解决的呢?也不说一下

能否分享这几篇呢?

求具体方法！非常感谢

能否分享这几篇呢

同求分享

能否分享这几篇呢?谢谢啦

通过增加极点来控制超调量

你ldo的输入参考电压是直接接的理想电压值你试试接基准输出 基准输出 也按相同方式上电你就会发现怎么回事了

上电不是应该用vpwl吗 怎么直接用脉冲

你好，有没有想过就是在同样上电时间（如10ns）内，怎样降低过冲?，现在在做一个ldo，过冲超了指标

Ka Nang, Alex LEUNG A capacitor-free CMOS low-Dropout Regulator With Damping-Factor-Control Frequency Compensation