请教一个SerDes中的CDR抖动容忍的问题！谢谢！

请教各位大神，CDR抖动容忍能力以什么指标还衡量呢?我有个想法，比如确定误码率要求为10e-12，此时根据双狄拉克模型，对输入数据的最大抖动的要求是已知的，设为A，那么CDR恢复出来的时钟上带有的抖动与输入数据内嵌时钟上带有的抖动之差最大值B，是不是对B的要求就是A值呢?欢迎指教，谢谢大家！

不知道双狄拉克模型。误码率10e-12不是对CDR的要求，应该是对整个系统的，你除了CDR，还有SA，还有PLL的jitter，ISI.....
CDR抖动容忍能力，应该是就是你Data含有多少UI的jitter，CDR会挂了，这个值越大越好。否则上电之初，数据很坏，CDR直接挂了，就没有其他模块什么事情了

谢谢您的回复！我说的有问题，您说的对，协议中的抖动容忍模板是对接收端整体的要求。那么看哪个量说明是容忍当前数据上的抖动了呢?

用含有jitter的时钟去发数据给CDR

明白你的意思，比如用带有正弦抖动的时钟打出数据，这样接收端接收到的数据是带有正弦抖动的，但是CDR什么状态算是容忍了这个抖动呢?看哪个环节的参数呢?

CDR 能锁定；或者你等一段时间稳定之后，看恢复出来的CLK与cdr输入data的关系，都切换成眼图看；
只要CDR没有挂，CLK应该在data的眼图窗口内（个人感觉）
如果CDR的容忍能力很强，加的jitter超过了一个UI，输入data没有眼睛了，就看自己判断CDR是否锁定/稳定。
其实你不停加大jitter，总会发现和没有加jitter不一样的地方的，多对比一下就行

RX输入数据和输出时钟都切换成眼图，看采样时钟的抖动范围是否都在数据干净的窗口内，确实是个好办法。1.这里有个实际仿真的疑惑，比如数据上的正弦抖动频率是5MHz，若是看一个完整周期，则要看200ns，这样对于CDR实际电路仿真有些慢，不知道您遇到这样的问题了吗?我想到的解决方法是：（1）换成AMS-Veriloga建模，写出来一个CDR，或者Simlink搭建出一个CDR。（2），不用仿真一个完整的抖动周期，只看正弦抖动斜率最大的位置附近，能满足恢复的时钟在数据干净的窗口内，就算可以?您这两种方法怎么样呢?
2.另外，数学上怎么计算抖动容忍能力呢?我看到有人用正弦抖动斜率最大值处计算的，比如正弦抖动为y=Asin(2*pi*f*t)，求导得，(dy/dt)=Acos(2*pi*f*t)*2*pi*f，取最大值为(dy/dx)max=A*1*2*pi*f=A*2*pi*f，这个值换算成单位时间内的相位变化（即除以数据滤波器的工作周期，再考虑上经过数据滤波器后对PI的相位移动的实际作用有多大），换算好的值要小于CDR单位时间内可以调整的相位步长，这样对应频率下抖动的最大幅度就算出来了。因为算的是抖动斜率最大值，这样计算对CDR的要求是过于严苛的。这样计算合理吗?问题有点儿多，谢谢啦！

1：对仿真而言，两者都可以；时间长不是问题，就算你用了模型，实际电路还是要跑一次的呀，否则谁信你呀
2：理论的推导不熟悉，不过，你可以单仿含有jitter的时钟，把它迭出眼图，加了多少jitter，一眼就看出来了，而且仿真速度快

是的，看数据的jitter可以看发数时钟上的，二者一样。根据这样这样的jitter，对设计数字滤波器的比例路径增益和积分路径积分器位数，及后面的积分器位数，怎么联系在一起呢?或者讲从无到有的设计这些模块，怎么考虑呢?