各位前辈，请教一下SAR数字电路问题
前辈们来指点下
用verilog写简单些
USE VERILOG MORE CONVIENT, BUT FULL CUSTOME YOU CAN SEE NODE WAVEFORM
那要想性能好还是要自己搭建啊
那自己搭建性能会更好些吧
use full full custom you need to check corner but you can see the real circuit
use rtl code you can use digital flow to check timing
I think high speed sar may choose digital flow for safety
i use both two methods
谢谢前辈，我的是超低功耗的，需要整个adc功耗要达到100nW以下，这样的逻辑电路是不是最好自己搭建，电路搭好时，感觉画版图又会很费时间啊
THANK YOU
自己搭吧，SAR逻辑不复杂，画完基本的单元以后基本上都是复制黏贴，D触发器应该采用传输门结构的，这样有利于低功耗
这么低的功耗，还是自己搭的好，像楼上说的，SAR逻辑不是很复杂，手动搭也好控制功耗
是，因为采样率很低1kS/S，所以功耗也要求低。不过自己搭建，版图是不是很费时间啊，流片时间很紧啊
自己搭简单，仿真起来也简单。用verilog混仿，时间耗的也长，仿真精度也差
那后面的版图如何画啊，实现起来会很复杂吧
这个逻辑的工作量，版图轻轻松松就画完了
我是新手，用的SET and DOWN切换，逻辑可以一天画完吗?那等于我自己画一个D触发器的版图，后面的就可以重复调用这个D触发器的版图了?
是啊，就是这样的，基本逻辑单元画好，调用就好。一天可以，又不用考虑匹配什么的，版图容易画，就是连线而已
多谢前辈，前辈也做过SAR么
前辈，整个SAR的版图能在一周画完么
前辈，整个SAR的版图能在一周画完么
好好画，考虑匹配和面积的话，经验丰富的Layout工程师也得要三周。如果你是学校做毕设，建议不要考虑面积，这样器件摆放距离远，避免drc错误，而且走线好走。不知道你处理drc和lvs问题的能力如何，还有对工具使用的熟练度，再随意画，感觉一周也够呛。
本人学生，正在学习，第一次做，那时间估计很紧啊，面积的话目前不需要太关注，今年估计一次tape out机会，赶不上的话就怕影响毕业和找工作
本人学生，正在学习，第一次做，那时间估计很紧啊，面积的话目前不需要太关注，今年估计一次tape out机会，赶不上的话就怕影响毕业和找工作。降低到8bit会不会省一些时间呢
8位确实省一些时间，省不了太多感觉，就少了几根连线而已。8位位数低，找工作人家会很纳闷怎么只要求八位，不是10位或者12位。
主要也是考虑版图绘画的时间，前辈遇到过这种问题么，是仿真点数太多了吗 http://bbs.eetop.cn/thread-281863-1-1.html
仿真精度太低了吧
这里的瞬态仿真步长应该怎么取呢，我是取得我时钟的上升沿的时间100ns，而时钟周期为111us，我怕取小了不能得到正确的结果
不是吧，时钟这么慢，111us。这么仿真也可以。
是啊，生物信号检测的，我的瞬态仿真在corner tt和ss下 ENOB为7.8和7.9，而在ff下6.8请问为什么差这么大