关于小尺寸工艺POLY电阻最小W的问题

小弟一直有一个疑惑：
比如40/65nm工艺，栅极的Lmin=40/65nm（低压CoreDevice）Lmin=100nm（1.8V IO Device）。
那么问题来了，为什么POLY电阻的最小Width=400nm~600nm?
电路里面总有一些，既不要求匹配，也不要求电阻精度，也不走大电流的电阻，可能是几Mohm，如果可以用Width=100nm那也能把电阻的面积缩小到原来的 几十分之一。甚至如果电阻的面积代价变小之后，电路的拓扑都可能改变了。

求大拿解释！
有没有可能就是工艺厂商，骗钱的，反正按面积算钱?
Model不准也无所谓，+/-50%的 variation 对于有些应用也是可以接受的。

如果你可以接受窄的w带来的影响，告诉foundry把这个rule waive掉就好了

谢谢
你们有这么做过么?我们当时 把Wmin 从 600nm 减小到 400nm 就跟 TSMC 扯了好长时间。UMC倒是挺痛快的，可以接受Wmin=400nm。

哈哈，我们做过，但用的不是TSMC。
人家TSMC就是这么霸气，根本都不在乎你这几个钱。

90nm poly电阻最小宽度呢?能到500nm么?