高精度(20位以上)sigma delta modulator的谐波失真

1：单环高阶1位 sigma deltamodulator 的谐波失真原因：1、运放的非线性(增益非线性、有限压摆率)；2、电容的失配；3、1位量化器带入的固有非线等。对于量化器引入的非线性有什么好的办法来减小或是消除

2： 对于精度达到20位以上的高精度测量用sigmadelta modulator而言，假定输入信号频率为Fin，那奎斯特带宽为Fb，是否要满足Fin*3>Fb。也即说三次谐波未进入带内才能达到精度的要求呢
3 对于如下图所示的CIFF结构而言，箭头所示b4前馈通路存在与否，对调制器的实际影响有多大(NTF是一样的，STF稍有区别)?工程上偏向于用哪种结构?

1. 使用多比特量化器，20bit以上都是高osr，dac上用类似dwa的方法消除dac非线性。
2. 测试时输入信号低频高频都要测，输入低频主要是看thd，高频是看采样电路等等。
3. 工程上面都可以用，b4主要是把信号直接送到量化器，理想情况下信号不进入loop filter，缓解那些opamp的线性度要求。loop filter内部输出摆幅大大减小，运放可以用telescopic，省点电流。但是加入b4有个时序问题。图上有a1，a2，这两条路径是不是引入时序问题，要推导才知道。

单bit sdm 不存在电容失配导致的THD问题，只是会引入中心点的偏移。
前馈不会改变信噪比，但就像上面那位说的，前馈可以使信号直接输出，减小了中间各级的摆幅，积分器运放设计要求降低。
合理的设置前馈通路甚至可以减小所需电容面积，尤其是第一级积分电容可减很多。

1 在高精度(20bit)、低速度应用（如电子秤）中，OSR很高，采用多位量化优势不大，且DWA需额外电路，实现起来不简单。那么不采用多位量化，而是一位量化器结构的话，在电路层面采用如chopper之类的方式能否减小这种非线性呢?个人感觉这种THD对SNDR影响严重。
2 为什么引入b4通路存在了时序问题?从传递函数当然两种结构的时序确实是有区别的。

那岂不是用包含前馈通路的结构比不用前馈结构有优势，个人目前还未流片，木有经验

一起探讨下:
1 量化器的线性模型只对多为量化器输入随机信号时有实际意义，对于输入信号为dc，采样频率的基波、幅度做规则变化、一位量化，线性模型将带入很大误差。1位量化器的量化噪声e并非白噪声，e随输入幅度变化的非线性将产生idle tone，即产生分布在fs/N各次谐波上的量化噪声(集中于信号频率和奇次谐波)。通过提高调制器的阶数可以减轻这种影响(相当于加入伪随机信号抑制了idle tone)，但很难消除。
2 含有b4通路的话，环路滤波器无信号输入，大大减轻了对运放设计的要求。两者时序的话：可看出比较器的工作时序不同。
3 为了达到20bit，甚至24bit的精度，主要是通过提高osr(如1024)，同时调制器的带宽很小，其噪底也就很小。

这个问题也困扰了很久，我用的是三阶调制器单比特量化，仿真不算三次谐波的话可以达到20+bit的精度，这三次谐波差不多到-120db左右，试了很多方法也消不掉。你第一点所言的这种谐波很难消除，如果存在着，实际会对dc量测有什么影响?是否可以不去管它。第三点说调制器带宽调低，请问调制器带宽调到多少合适
还有小编说的，限制输入信号频率要大于1/3的带宽，对于dc量测用的话，这样的限制岂不是没有意义?

我也不太清楚，毕竟是没有经验，也不知道像ADI等是如何做的，不过总有一个适用的带宽才能做到相应的性能。

理论上dither应该可以解决，有经验的给大家解解惑。

我跑出来的波形和你差不多。测试信号再好，如果是ad内部的非线性引起的谐波，输出也会受影响吧。试来试去唯有减小输入幅度才能减小三次谐波分量，请教各位这是不是意味着这谐波是1bit量化器对于大信号固有非线性引起的?！

对你说的“合理的前馈可以减小第一级的电容”这一点我有所怀疑。你的观点有什么证据么?

我也觉得第一级电容不能做小了，第一级的Cs决定了KT/C噪声的大小，为了做到20位以上的精度，Cs是不可能很小的。这应该与调制器的结构无关吧！

两种前馈结构的第一级积分系数应该差不了太远，所以第一级积分电容也不会小太多吧。与反馈结构相比的话，确实会小一些。

我已经仿真验证了，第一级的电容所引入的噪声不会受到前馈回路的影响，都会作用到ADC的输出。从这一点来说，两种结构的第一级电容应该是一样大的。

前馈可以减小各级积分器输出摆幅（不包含输入信号，多为随机噪声），积分电容可以小点。第一位的解答其实很精准的。但不是第一级采样电容减小，第一级的开关噪声直接传到输出，不能减小采样电容。

调制器的结构中存在着非线性的因素就是从比较器的输入到比较器的输出的gain，这个gain是在不停变化的。那么如果当调制器的输入信号较大，将会导致这个gain在较大的范围内变化，那么将会引入非线性因素从而导致三次谐波的上升。如果信号较小，则这个情况发生的不明显，三次谐波较小。
以上分析是对于1bit量化的结果来说的。因此，如果采用多比特量化，将有可能提高这部分的线性度，从而降低三次谐波。
你可以参考delta sigma data converters 这本书，作者Schreier R。Temes G C

发现2楼已经回答了问题

现在的问题是如何在不增加量化器位数的情况，如何进一步减小奇次谐波呢?尽管相对于反馈结构而言，前馈结构的谐波已减小不少，但是要达到20位以上的SNR话，还是有难度的

只用1bit量化就没有什么高招了，我想也许就是减小输入信号幅度。这样带来的SNR损失只有在把调制器的信噪比做高一些来弥补了。

single bit DSM 谐波无法完全去除，可以加dither去谐波，DAC里加过，ADC没试过
还不如用multi bit

多比特本身也会有非线性吧?用多比特一定要用DMA吗，一般要消除三次谐波，最小几比特量化器够用呢

20bit以上的ADC,热噪声至少比量化噪声大20dB，所以idle tone不会有问题。

俺在第一级加随机斩波，效果应该类似dither吧，结果还是消不掉。

高精度(20位以上)sigma delta modulator的谐波失真

您好，请问20位以上高精度sigma delta ADC，在测试中，有什么需要注意的问题吗?

我做二阶的sigma delta adc 同样遇到这个问题，256倍的过采样率1位量化器，信噪比只能达到85dB左右，从功率谱密度曲线可以看出，3次和5次谐波比较大，我认为这是限制信噪比提高的主要原因，目前还没想到很好的方法解决这个问题，小编有什么建议吗?

如果调制器固定为2阶1位量化结构，还有哪些方法可以减小3次和5次谐波?本人仿真发现，3次和5次谐波直接限制了信噪比的提高，通过优化反馈电压、积分电容和采样电容的比值、提高过采样率等措施，对3次和5次谐波的消除作用非常有限。

您好，想请教一下，为什么单bit量化的调制器不存在电容失配导致的THD?

您好，我想请问一下，您的三次谐波的问题消除了吗?我现在也遇到了一样的问题，