smic18mmrf的电阻在AMS中编译通不过
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ncvlog: 09.20-p007: (c) Copyright 1995-2009 Cadence Design Systems, Inc.
file: /home/zhuchaoyong15/simulation/PLL_AMS_MIX/ams/config/netlist/ihnl/PLL_AMS/PLL_AMS_MIX/schematic/verilog.vams
module PLL_AMS.PLL_AMS_MIX:schematic
errors: 0, warnings: 0
ncvlog: Memory Usage - 9.5M program + 9.4M data = 18.9M total
ncvlog: CPU Usage - 0.0s system + 0.0s user = 0.0s total (0.0s, 65.2% cpu)
Successfully compiled ('PLL_AMS' 'PLL_AMS_MIX' 'schematic').
Compilation successful.
ncelab: 09.20-p007: (c) Copyright 1995-2009 Cadence Design Systems, Inc.
Elaborating the design hierarchy:
ncelab: *N,SFEDPL: Deploying new SFE in analog engine.
ncelab: *E,CUTODP: maximum design hierarchy component instance depth (100) exceeded.
Module instantiation: PLL_AMS_MIX.I45@divIDER_1<module>.I0@\8or9_Div <module>.I0@CML_div_1<module>.I3@latch_1<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>
ncelab: Memory Usage - 20.4M program + 611.8M data = 632.2M total
ncelab: CPU Usage - 0.1s system + 0.2s user = 0.2s total (0.2s, 99.8% cpu)
Failed to elaborate ("PLL_AMS" "PLL_AMS_MIX" "config").
file: /home/zhuchaoyong15/simulation/PLL_AMS_MIX/ams/config/netlist/ihnl/PLL_AMS/PLL_AMS_MIX/schematic/verilog.vams
module PLL_AMS.PLL_AMS_MIX:schematic
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ncvlog: CPU Usage - 0.0s system + 0.0s user = 0.0s total (0.0s, 65.2% cpu)
Successfully compiled ('PLL_AMS' 'PLL_AMS_MIX' 'schematic').
Compilation successful.
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Elaborating the design hierarchy:
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Failed to elaborate ("PLL_AMS" "PLL_AMS_MIX" "config").
在没有用smic电阻情况下，编译可以通过，仿真正常。但是调用电阻后，就出现了如上问题，求大神指点
上面提示错误：实例深度超过最大值100层，这是什么鬼?我尝试就只在top层用一个电阻，还是会出现同样错误。说明和实例深度没有关系吧
AMS simulator+PDK电阻的确有这个问题，两个改动方法：
1. 将PDK电阻换成理想电阻；
2. 改变netlist option，用OSS-based方法；
我的很多模块涉及电阻，这样修改不是很切实际啊。第二种方法，整个仿真15秒就通过了，但是出来的信号都是错的（其中有警告我的信号节点没有连接，但事实上连接好的）。是否用OSS需要其他的设置才能正常仿真
再顶一下