关于candence中VerilogA-Editor的使用问题
时间：10-02
整理：3721RD
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看到网上说新建一个cell在tool中选择VerilogA—Editor，选OK后就可以直接弹出向导对话框，可是我怎么试都是直接进入Vi的编辑界面，不知道要如何设置一下才可以进入向导呢?
到了vi编辑界面不就好了么?定义好port后编译成功就能自动生成Symbol。
难道不应该是出VI编辑器吗...
不应该是有向导的吗?有很多模块不是有已经例子，只要填写参数可以自动生成相应的代码的吗
那好像是cadence的另外一个组件，但是忘了是什么名字了。
您好， 可以详细说下是什么么?想用~
是model writer 可以直接填参数
新建cellview，选着verilog—A editor，编辑页面已经有开头的路径部分，接着补充定义模块名及后面的port，参数，变量和analog行为描述。i是编辑，写完后Esc退出，然后：wq就自动保存并生成symbol了