请教一些comparator 的知识：offset,hysteresis,propagation delay time
Could anyone help to give a discussion about comparator offset, propagation delay, and hysteresis related to comparator design?
1. Offset is defined as the input difference when the output changes at the comparator input difference becomes larger than zero.
2. The propagation delay is defined as the average of rising propagation delay time and falling propagation delay time. The rising or falling propagation time is the time difference between the mid-value between VOH and VOL and the mid-value between VIH and VIL when applying a step input signal to one node and keeping the other input node in VCM. And the propagation delay is positive proportional of input difference. If the step value is larger than the comparator resolution, the propagation time becomes smaller without slew rate limitation.
3. The hysteresis is defined the difference between two different input threshold voltages, Vtrip+ and Vtrip- in a noisy environment.
关于comparator hysteresis 的仿真，是给输入提供一个ramp 信号。
然后查看output 什么时候跳变。
在仿真中发现，如果这个ramp信号的斜率变化的快慢是会影响跳变的那个output 值的。
有谁可以解释一下吗?多谢
我仿真的时候是减小ramp信号的斜率，直到影响输出跳变的输入值不变，此时输入值才定为hysteresis，这样可以避免系统失调之类的影响吧
仿真环境的设置很重要，你必须排除其他效应的干扰。根据你的问题，如果ramp太快，那么电路本身的propagation delay会使得你得到的Vtrip点发生一个偏移。所以如楼上所示，你的ramp慢一点仿真结果会更准确
仿真的时候的offset是systematic offset.
random offset是需要跑Monte Carlo才能测到。
我困惑的是，systematic offset对hysteresis有影响吗?
谢谢。
你说的很对。 ramp需要很慢。 才能够测到真实的vtrip。那么这个vtrip跟systematic offset又是什么关系呢?在测，systematic offset的时候，我们是在DC sweep analysis中测得的。可我感觉他跟这个vtrip是一个意思。我理解的对吗?
那么如果comparator的输入是一个ramp信号，ramp斜率的大小影响着输入的trip point，而且受到propagation delay 和hysteresis参数的影响. 对吗?
所有的这些指标都是用来表征comparator的某一个方面的性能。在comparator的实际应用中，你所说的offset，迟滞，翻转点是要综合起来考虑，是否可以满足你的应用需求。但是作为comparator的设计者，你必须按照这些参数的定义分别给出数据，方便应用人员使用你的comparator。系统失调和迟滞翻转电平是2个概念，再重复一遍，仿真环境的设置很重要，你必须排除其他效应的干扰。做offset仿真检查的是电路内部晶体管的总贡献，而如果没有特殊结构，是不存在迟滞效应的。如果你加了额外的迟滞电路，那迟滞仿真主要评估的是这块电路给整个comparator带来的改变。
多谢。
答案很有帮助。
仿hysteresis为什么跑ramp?
跑dc啊。
DC 仿offset 和hystersis，和用很慢的ramp input应该都可以吧。
由于存在dely，用ramp精度差啊。Comparator仿真这个事情Allen的书上写的很清楚。
小编说的是。
ramp 输入是很难避免Propagation delay的影响的。
我不这么认为，我觉得还是用ramp比较准确，首先迟滞是一个动态过程，低于某值为低，高于某值为高,DC看不出来。其次，假设比较器延时为1ns，你用一个100mV，上升时间10ms的ramp，1ns的延时对应的影响不过才10nV，很小了，所以只要有足够慢的ramp，延时的影响完全可以忽略。
我看到Dr.Baker书上就是用DC analysis做的systematic offset的仿真。然后再做monte carlo得到std作为random offset.同时我也看到有人用很慢的ramp输入，做transient analysis得到systematic offset.
所以我才认为两者都应该是可以的。
我说的用ramp是说仿迟滞。系统失调的话，DC应该更准，一般系统失调都很小，用ramp应该有影响，主要还是random offset
另外，能把Baker的书名说一下吗，或者分享一下
DC不是动态过程?你仿过DC么?你用DC仿过hysteresis么?
迟滞是“低于某值是低，高于某值是高”?这是什么话，请问Vtrip+=1V，Vtrip-=-1V的话，0V的输入是高还是低?
Dr.Baker 的网站：cmosedu.com总结一下来说： DC analysis for systematic offset
Monte Carlo for Random offset
slow ramp transient for hysteresis
small step response transient for propagation delay
但是当ramp 信号的斜率变大，会把Propagation delay反映到hysteresis的vtrip point值上。
以下个人看法，不对请指正
1,DC我觉得不是动态过程，即对应一个输入电压他的状态是静止的，与之前的状态没关系，当然仿过DC，但没用来仿过迟滞。2，当比较器的输入端高于参考电压一定程度时，输出为高，低于参考电压一定程度时输出为低。以下摘自Allen “输入从负值开始并向正直变化时，输出不变，直至输入达到正向转折点Vtrip+时，比较器输出才开始改变。... 当输入向负值方向减小时，输出不变，直至输入达到负向转折点Vtrip-时，比较器输出才开始转变。” 我觉得tran仿真可以看出这种变化。
3，若Vtrip+=1V，Vtrip-=-1V的，且参考电压为0V时，0V输入时，比较器输出状态保持在前一个状态。
第一个问题，DC仿真与之前状态无关?说明你不懂spice的计算过程。你以为allen书上8.4-13这个图怎么来的?自己去跑跑电压从高到低的dc和电压从低到高的dc看看。不要凭想象。
第二个问题，你看Allen说的话你的是一回事么?你的话说完整了么?你的描述有考虑前值状态的相关性么?搞技术的像你这么不严谨，别玩了。
多说一句，1ns的step跑10ms的ramp仿真，2*10^7个点你累不累?