带隙基准、LDO流片相关
带隙LDO电路
估计你没有考虑设计中存在的一些offset对电路的影响吧，比如BG里面的运放有个10mV的offset，最后的输出估计就快有200mV了
没启动。
如果测试多颗，分布范围很大，且中心值接近设计值，那么就是随机失调的影响；
后仿和前仿的差别有多大?
要加修调电路啊。
要看多颗的分布才可以确定。
另外，整体功耗是否与仿真接近呢?
1. 电流镜没有使用cascode
2. startup电路在哪
3. 三端电阻的第三端为什么接电源
4. 运放增益多大
1、电流镜在左端那个方框里，用的是共源共栅，做成偏置电路了，输出接到运放里面。右下角的部分是ADC其他模块所需要的
2、启动电路是在左下角的反相器做成的
3、输出接一个电流源是为了测LDO负载调整率用的，只是最近测试用的，仿真其他性能的时候没用
4、放大器用的是单级的折叠共源共栅，因为涉及到带隙的稳定性问题没用两级，放大倍数能有76dB
BJT连接的没有用cascode电流镜
启动电路跪了
稳定性如何?
该结构的基准对噪声很敏感，因为输出点基准电压是在基准环路之外，如果输出基准偏离（电源噪声等耦合等原因），基准是无法把变化反馈回来。我个人意见，该结构不适合有噪声的环境，如果费用用，要远离有clk的电路，自己最好用deep-nwell 隔离，且考虑地和电源噪声（实际的噪声往往不是正玄波，是glitch之类的，区别很大，仅仅psr AC 不足以看出耦合变化）。另外一点，该结构输出电流一定不可以太小。 总之，该结果不适合 ADC 的应用。别寻电路结构吧
另外，间接测一下，把系统时钟关掉，再单独测一下你的基准，。
请珍惜这次机会，如果是full mask 我建议你再做一个，并保留原来的通过一个选择开关二选其一。如果时间来不及，看看能否把整个基准电路做到 阱里并加强 ring的链接，还有，加大输出电容。 我强烈建议更改结构，即使好了许多，仍然无法满足ADC的要求。 200mV 太大，估计50mV 也不会接受的。 +/-1% 约20mV 可以做到，但是你这个结构不行。
还有一点，无论谁加入20mV的offset，都会有约10X的输出放大。也就是200mV的偏差。 你的offset的不是随意加的，需要你你查看工艺PCM，并估算 运放的offset。一般5V 的device3*15mV/sqrt（W*L）可以作为你运放offset。
应该是没有正常的启动，上电的MC仿了吗?