关于single-bit sdm adc加dither的问题

没有人知道吗

单比特quantizer 我觉得加+-1/8 Vref可能比较好，你可以仿真看看。

对于singlebit量化而言
每次量化都是量化器饱和
这样加过大的dither就只剩下破坏信号的作用了吧
还有一个问题
仿真的时候，无论是matlab model还是spice netlist
都看不到idle tone
但是测试就有
如何能在仿真时看到这个现象呢

要减小信号幅度，如果加dither。不能让quantizer 饱和
要看倒idle tone, 很简单， 在matlab,给个接近middle of fullscale 的DC 信号。 比如说input fullscale = +/- 0.5,你给个0.001 的DC 值. 不同的DC 值会让idle tone 出现在不同的频率

idle tone一定要用dither来解决吗?
有没有其他办法呢

量化器前怎么加dither?