请教一个PLL中PFD D flip－flop的问题

你这电路有问题吧，你的RST能用吗?
另外，个人观点，PFD中的DFF与PLL的输出频率关系不大，而与PLL的参考频率及系统的其它部分相关

首先不考虑你电路的正确性哈，对于PFD,RAZAVI给的书给的那个电路已经够经典了。
1.这个电路不常用，一般在很低频率下采用的基本都是那个经典结构，现在也有很多改进的电路，为了减小PFD路径延迟影响，但PFD的RESET延迟又是必须的（死区问题），也有各种动态的PFD，基本都是采用DFF结构哈，采用DFF是为了防止输入时钟的非平衡占空比对PLL的输出时钟影响，所以，一般都采用上升或下降沿单独进行PFD。
2，为了保证PFD的工作性能，一般选取的PFD的极限工作频率是你参考频率的10倍以上，你这个电路满足这个要求。
3，你的QN和Q的误差比较大，现在有改进的互补输出结构。
4，你这个电路需要互补时钟，对分频输出电路的负载以及电路设计要求较高。
我觉得就是这些了哈，不足或说错的地方请见谅

这种DFF结构一般是一个工艺库里的standard digital cell有自带的，对于PLL输入参才频率几十MHz的东西话是适用的

4# 211lili
不好意思哈，我没研究过数字标准单元里面带的库，我主要做高速serdes和PLL，不用数字库。

Razavi书里的那个是指RS Latch实现那个吗?

6# Genny
貌似是

rst是清零端吧?

thank you very much