电流舵DAC版图布局求解

Q2是Quad per Quadrant的意思，说白了就是把整个chip分成四个象限，然后把Unary current cell拆成16个，每个象限放4个。通过算法把所有的unary current cell随机编号，这样根据输入的信号将random walking似的抽取current cell连接到输出端，从而减少output voltage和输入code的相关性，从而减少harmonic distortion。但这种technique只能提升DAC的静态性能，对高频linearity没有任何帮助

为什么高频变差?版图走线复杂?
那要保证高频性能该如何做，?
谢谢咯

您好，非常感谢您的回复，那么现在我是做的14bit的DAC，分段方式为5+4+5.高位和中位分别需要31个和15个电流源。高位电流源是单位电流源1LSB的512倍，因此cascode管子的尺寸非常大，我看论文中有说把一个高位电流源管子分为16份，然后在再随机摆放。最后画出一张表。然后我想问的是电流源阵列被打乱后switch和latch电路的阵列顺序也打乱吗?这在版图上造成的连接障碍应该不小吧，是说大家都是这么连的，还是我的理解有误有别的方法进行规避?再次谢谢您的解答

Q^2 random walk从本质来说没有改变任何制程上的mismatch，而这些mismatch（包括频域的）才是影响高频线性度的主要因素。而且routing的寄生和失配更会让高频SFDR死翘翘
ps. 这种方法并不是最优的，有兴趣可以去看看static/dynamic mismatch mapping

谢谢！ 我看的q randomwalk paper的动态特性确实不好。
你说的dem有相关资料吗?

谢谢！ 我看的q randomwalk paper的动态特性确实不好。
你说的dem有相关资料吗?

不知道你的采样频率是多少?如果是高速的还是别用这种技术，意义不大。建议参考DEM(Dynamic Element Matching)，只需要对高位的5bit进行shuflling即可。而且这种技术不仅广泛用于thermometer DAC，在multi-bit pipeline ADC中也很常见，业界包括ADI都有用到过这种技术。不过DEM会抬高noise floor，pipeline ADC中通过background calibration可以消除，但DAC中貌似还没有很好的办法。

真要性能好，还是做数字校正吧

个人觉得比较好的方法是digital background calibration
版图的话一定要注意画对称，正负输出要对称，各个支电流的汇集路径要完全一致。刚开始做DAC画版图的时候没画对称，高频性能比最好下降了十多个dB。可以看出这点应该还是很重要的。
其他的需要你自己摸索，画一部分后仿一部分，确保不要最后返工

哦，我做的是200MHZ的采样频率，因为是在学校，所以方案基本上是导师定下来的。

您好，我还有一个问题，就是说我现在cascode管子的布局已经设计好了，问题是switch和latch、行列decoder的摆放是跟着电流源的位置来呢，还是按照顺序来，然后switch再去找相应的电流源管?谢谢解答了！

跟着电流源的位置变换而变化。如果照你说的按照顺序来，switch再去找对应的电流源，那么电流源输出节点的寄生电容存在不同。从很多文献中都可以看出，这个节点的电容对性能有比较大的影响

switch和latch跟着电流源一块走吧，这样这两个模块的mismatch也可以打散掉

有没有一个量化的分析呢，大部分都在讲布局重要

各位有比较好的文献给推荐一下参考吗?

我以前看到一个paper，讨论的是14bit DAC （貌似用在手机里）。那篇文章中提到的方式是对高位的电流源进行数字校准。我个人认为这个方法比较好。

您提到通过算法将Unary cell随机编号，是什么算法呢?
再就是这种Q2方法，如果Current array很大的话，走线是不是很困难啊?有没有经验可以传授一下，或者详细的Layout步骤
谢谢！

跟着电流源一块走?电流源被拆到四个象限中去，开关也拆掉?开关控制信号怎么走线啊?

如果按照Q2方法来布局，电流源被拆分到各个象限中区，开关管怎么弄?开关的控制信号又怎么保证到每个开关的距离一致呢?

同问这个问题，并且那个Q2 布局的算法谁能给提供下，或者提供下相关文献

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有相关资料可以分享的吗?谢谢~