需要用verilog-a建模一个全差分的opamp，系统自带的是单端输出，应该怎么改？

本人小白，刚接触verilog-a不久。需要用它编写一个opamp，需要理想的，全差分的。
跟白痴一样自己写了 ：
voutp<+Gain*vinp;
voutn<+Gain*vinn;
感觉完全不对，，看到系统的自带opamp代码，想改成差分输出，求指点
以下是系统opamp的单端输出的代码

1. `include "discipline.h"
   
2. `include "constants.h"
   
3. 
   
4. // $Date: 1997/08/28 05:45:21 $
   
5. // $Revision: 1.1 $
   
6. //
   
7. //
   
8. // Based on the OVI Verilog-A Language Reference Manual, version 1.0 1996
   
9. //
   
10. //
    
11. 
    
12. `define PI3.14159265358979323846264338327950288419716939937511
    
13. 
    
14. 
    
15. 
    
16. //--------------------
    
17. // opamp
    
18. //
    
19. // -operational amplifier
    
20. //
    
21. // vin_p,vin_n:differential input voltage [V,A]
    
22. // vout:output voltage [V,A]
    
23. // vref:reference voltage [V,A]
    
24. // vspply_p:positive supply voltage [V,A]
    
25. // vspply_n:negative supply voltage [V,A]
    
26. //
    
27. // INSTANCE parameters
    
28. //gain= gain []
    
29. //freq_unitygain = unity gain frequency [Hz]
    
30. //rin= input resistance [Ohms]
    
31. //vin_offset= input offset voltage referred to negative [V]
    
32. //ibias= input current [A]
    
33. //iin_max= maximum current [A]
    
34. //slew_rate= slew rate [A/F]
    
35. //rout= output resistance [Ohms]
    
36. //vsoft= soft output limiting value [V]
    
37. //
    
38. // MODEL parameters
    
39. //{none}
    
40. //
    
41. 
    
42. module opamp(vout, vref, vin_p, vin_n, vspply_p, vspply_n);
    
43. input vref, vspply_p, vspply_n;
    
44. inout vout, vin_p, vin_n;
    
45. electrical vout, vref, vin_p, vin_n, vspply_p, vspply_n;
    
46. parameter real gain = 835e3;
    
47. parameter real freq_unitygain= 1.0e6;
    
48. parameter real rin = 1e6;
    
49. parameter real vin_offset = 0.0;
    
50. parameter real ibias = 0.0;
    
51. parameter real iin_max = 100e-6;
    
52. parameter real slew_rate = 0.5e6;
    
53. parameter real rout = 80;
    
54. parameter real vsoft = 0.5;
    
55. real c1;
    
56. real gm_nom;
    
57. real r1;
    
58. real vmax_in;
    
59. real vin_val;
    
60. 
    
61. electrical cout;
    
62. 
    
63. 
    
64. analog begin
    
65. 
    
66. @ ( initial_step or initial_step("dc") ) begin
    
67. c1 = iin_max/(slew_rate);
    
68. gm_nom = 2 * `PI * freq_unitygain * c1;
    
69. r1 = gain/gm_nom;
    
70. vmax_in = iin_max/gm_nom;
    
71. end
    
72. 
    
73. vin_val = V(vin_p,vin_n) + vin_offset;
    
74. 
    
75. //
    
76. // Input stage.
    
77. //
    
78. I(vin_p, vin_n) <+ (V(vin_p, vin_n) + vin_offset)/ rin;
    
79. I(vref, vin_p) <+ ibias;
    
80. I(vref, vin_n) <+ ibias;
    
81. 
    
82. //
    
83. // GM stage with slewing
    
84. //
    
85. I(vref, cout) <+ V(vref, cout)/100e6;
    
86. 
    
87. if (vin_val > vmax_in)
    
88. I(vref, cout) <+ iin_max;
    
89. else if (vin_val < -vmax_in)
    
90. I(vref, cout) <+ -iin_max;
    
91. else
    
92. I(vref, cout) <+ gm_nom*vin_val ;
    
93. 
    
94. //
    
95. // Dominant Pole.
    
96. //
    
97. I(cout, vref) <+ ddt(c1*V(cout, vref));
    
98. I(cout, vref) <+ V(cout, vref)/r1;
    
99. 
    
100. //
     
101. // Output Stage.
     
102. //
     
103. I(vref, vout) <+ V(cout, vref)/rout;
     
104. I(vout, vref) <+ V(vout, vref)/rout;
     
105. 
     
106. //
     
107. // Soft Output Limiting.
     
108. //
     
109. if (V(vout) > (V(vspply_p) - vsoft))
     
110. I(cout, vref) <+ gm_nom*(V(vout, vspply_p)+vsoft);
     
111. else if (V(vout) < (V(vspply_n) + vsoft))
     
112. I(cout, vref) <+ gm_nom*(V(vout, vspply_n)-vsoft);
     
113. end
     
114. endmodule

复制代码

已经解决！

求verilog-A入门教材

小编你好 本人刚接触理想运放 想请教一下像vref、freq_unitygain、vsoft 这几个参数是什么意思呢?谢谢！

个人理解，vref是设置opamp的输出直流点，unity_gain是运放的增益带宽积，vsoft是运放输出最高的电位与VDD的差值。

謝謝分享

小编能共享一下 你当初编写的全差分运放的veriloga程序吗?
谢谢！

在何乐年的书上有完整的运放代码最后一章

非常感谢！

谢谢！