mash111 sigma delta pll 问题求教
mash111输出范围是[-3 +4]；全部与整数部分相加。 不能只加一个比特！
多谢，继续请教一下。我之所以觉得只加一个bit的原因是。我们的分频器设计不是所谓n/n+1. 两个档位。整数部分与【-3，+4】相加后得到的值会是8个值。意思是分频器的设计其实需要的是【n-3，n+4】?
用mash111的话，输出有8个值，因此需要多模的分频器，最简便的就是做连续可编程的分频器。比如可以用多级/2/3级联实现，也可以用prescaler + ps counter实现。
你好，还想再请教一下。你说输出范围是【-3,4】但是我算了一下觉得是【-2,3】。如图所示：
a6 ,a7, a5分别是三级的overflow。假设在某一时刻，a7=1, a5=1 a4=0，那么a3=2，假设a6=1, a2=0.那么最后的fractional 输出结果a0=2+1-0=3;
这应该是最大值了，不知道输出是4是怎么得来的。类似的，我假设a5=0, a7=0, a4=1, a6=0, a2=1.此时得到最小输出-2.那么-3有是怎么的出来的?
MASH111的3bit输出全部都是小数部分
首先，你把这个误差抵消模块的传递函数推出来，先确定能不能达到抵消量化误差的效果，然后就可以知道为什么MASH111的输出范围是-3~4了。
懂了，谢谢
分频器，调制器都做好了。现在仿真的问题是无法最终锁定，vco的控制信号呈现出在一个范围内震荡，请问是环路稳定性的问题吗?我的输入参考频率大约是20M，pll输出在1G左右。之前是普通的charge pump结构，可以正常工作，现在我只加入了这个sigma-delta调制就出现了这样的问题。请问有什么解决方法?之前的lpf的电容大约为180p
如果整数环是锁定的，而加了DSM后就“不锁定”或vctrl上出现ripple，有以下可能：1，DSM的功能不对，没有实现对量化噪声的三阶整形！单独仿真DSM，将N值取出来在matlab中做频谱分析，看三阶整形的噪声谱对不对。
2，DSM的功能是对的，三阶整形噪声谱看到了，但如果小数是0.5、0.25、0.125这种有规律的数（导致DSM的低输入位全0），那么会出现严重spur，自然vctrl上会有ripple。
3，如果前面两个情况都排除了，那多半是DSM与divider的组合在一起时没有注意timing导致出错。divider输出作为DSM时钟，DSM输出控制divider除频比，它们俩构成了反馈，因此需要注意时序！
在loop锁定仿真之前，你必须做两个事情：
1， 单独仿真DSM，确保噪声整形正确
2， 仿真DSM+Divider，确保时序正确，何时load除频比你必须控制好
然后再看loop锁定。
多谢帮助，我按照你的思路试验一下，有问题再请教
关于你说的验证方法，我还有两个问题
1.关于DSM的仿真，通常我们是输入正弦波做fft看频谱的，但是这个输入是数字信号呀，我想可不可以这样我直接给一个一定周期的数字信号，然后直接在cadence里做dft，如果频谱正确的话就证明DSM设计正确。
2. 你说的关于divider 和DSM何时loading 分数分频的问题，没理解，我如何仿真观察出何时的loading time?
是将所有的输出与整数相加得到时事的分频比啊，有三位的
你好，我想知道这个问题是怎么理解的?谢谢！
你好，请教一个问题。
为什么dms的时钟要选择divider的输出，而不能直接选择参考时钟?
时序的问题：divider完成一次除N后，需要SDM更新下一个N值。用divider的输出时钟作为SDM的时钟，可以确保divider与SDM之间的数据交互时时序是正确的。
如果是参考时钟作为SDM的时钟，在PLL还没有锁定时，参考时钟与Divider输出时钟相位关系还不确定，那么divider去加载SDM的N值时是无法保证时序的，可能加载到错误的N值。
Scpuke果真大神，学习了。🤣🤣