PLL 的jitter仿真问题
jitter测试的结果发现vco直接输出的clockjitter最小（10几个ps），五分频，十分频，二十分频的clock上测试的jitter依次增大几十个ps。分频电路电源上没加noise。分频电路本身会引入这么大的jitter吗?N值已经取的很大了。是不是RMS的计算公式有问题?
这种用TRAN仿jitter的方法一般在电源上加什么样的noise?我加的是10MHz/100mV的方波。还是稳定的电源上串一个电感+电阻?
PLL实际测试结果：输入参考时钟约为100M，p-p jitter 为70ps 。VCO十分频的clock jitter的结果std dev约为40多ps，P-P为250ps。这是clock送到chip的观测口测试结果。这里的std dev是否就是RMS?对于serdes应用，std dev和p-p jitter那个更重要?
最后问一下，这种系统瞬态分析 和 PSS+PNOISE 是否一样有效?我还没做过后一种分析。
请PLL设计高手不吝赐教！谢谢！
delay是一样的吗，有研究说jitter于delay的square root成正比。
tran,器件的沟道电阻热噪声，寄生电阻热噪声和1/f噪声都不会被计入在内
是不是说tran的结果只能表示输入时钟上的jitter和电源，地上的抖动对输出的影响?
RMS jitter, 只是一个短期jitter，而分频后的jitter是很多周期jitter的叠加。因该考虑用vco的long term jitter，这样分频前后的jitter值才相差不大
老大，分频后jitter本来就要变大--_-
o 我明白了。看了ken kundert的文章，里面J(k)和Ji(k)的区别。就是说如果二分频，J2(k)要比J(k)大sqrt2倍。这和我仿真结果吻合了。1G是50ps的RMS 几天jitter，200M是112ps的jitter。
std dev和RMS是一回事。
谢谢各位！
最后问一下，这种系统瞬态分析 和 PSS+PNOISE 是否一样有效?
看了你的解释，我终于弄明白了二分频可以将相噪降低3dB的原因
tran和PSS+Pnoise大不一样，spectre和Hspice tran 都不会计入器件噪声的
但是PSS+Pnoise可以
谢谢楼上的答复！完善设计尚需努力啊！
对于tran仿真出来的jitter似乎可以用Cadence计算器中的眼图工具
PLL的jitter应该是确定抖动（tran的结果）和随机抖动的叠加（PSS+Pnoise的结果）
在这里我想请问各位高手，PLL整体的随机抖动是不是可以直接用PSS+Pnoise得到，还是需要用建模的方法?
因为最近本人用PSS+Pnoise仿真PLL的jitter时，频谱出现很大且很宽的尖峰，jitter的积分值也很大，不知道大家有没出现这样的情况?
如何用PSS+PNOISE SIMULATE THE PLL'S JITTER?
xiexieloushang
hhhhuuu
PLL整体可以用PSS仿真嘛?如果电路中有脉冲信号怎么办?仿PSS老报错，请高手指教！
怎么样仿真PLL的jitter啊，能不能告诉方法呢?我只会仿真看phase noise，求指点哪
长知识了
具体是什么paper
你这个计算均方根jitter的公式是从哪里来的呀? 感觉有点问题呀，或者是我理解有误，这个均方根公式中的ti是代表的ideal时钟周期对吧?这里的tavg代表的是在N个周期里的实际信号的平均周期对吧?如果是这样子的话，（ti-tavg）的平方再除以N代表的是啥?
个人感觉因该是[(ti-t1)的平方+(ti-t2)的平方+(ti-t3)的平方....+[(ti-tn)的平方]/N 然后在开根号。小编你觉得呢?
Thank you, the landlord, part02.
谢谢楼上的答复！完善设计尚需努力啊！
那篇 ken kundert的文章能发给我吗?
还不是很懂 慢慢学习中
谢谢分享
谢谢分享
zhewanyi taiteme diaolel！zhatiange！