求助：PLL的环路带宽与参考频率之间的关系 ？

自己先说一下：
在 余志平 一本书里 有这样的解释：
考虑到环路是一个采样数据系统，为避免离散鉴相器引入的相位延迟严重恶化环路的相位裕度，环路带宽仅能限定在鉴相器频率的十分之一处
但是看上去仍然不是很清楚啊 ，期待更完善的答案

为了能把一个离散系统近似看作连续系统分析
要求环路带宽小于fclk一个量级，才能近似的比较准确

楼上正解

环路带宽越大 ，捕获时间越短，但越不稳定；
低带宽 适合滤去输入噪声
而高带宽适合 滤去VCO 噪声 ，
这里又有矛盾的。

请问为什么环路带宽在远小于参考频率的时候，charge-pump PLL可以用连续时域的方法来分析呢?能否不用推导，而从原理上解释呢?谢谢。

最直观的解释：
连续系统不会考虑delay造成的不稳定
假设你的cppll环路delay接近fclk水平，在连续系统分析是看不出不稳定的
但是，离散时间timing上就会有很大的问题

感谢小编啊

这个十分之一是连续与离散系统之间可以相互近似的极限，实际上，环路带宽可以比鉴相器频率十分之一小，如在小数分频的PLL中，环路带宽
只是鉴相器频率的百分之一

讨论很不错

PLL 对于 fref 是 Low-pass filter 特性
对于 VCO , 则是 high-pass filter

在国外的一本教材中看过类似的推导

小数分频PLL的参考频率可以很高的呀！

受益匪浅

谢谢诸位，明白了，以前只是知道，不知道为什么。

这个讨论不错

[quote]
这个十分之一是连续与离散系统之间可以相互近似的极限，实际上，环路带宽可以比鉴相器频率十分之一小，如在小数分频的PLL中，环路带宽
只是鉴相器频率的百分之一－－－－－－－－－－－－－这个结论正确吗?

你采用离散傅里叶分析，要求极点全部在单位圆内系统才稳定，得到一个公式，1/10只是为了实际设计保证而已，其实计算结果比这个大。你可以参考相关分析资料。

学习了,谢谢

nice！

对这些问题感觉自己还不是很清楚！

路过...学习

1.最基本的条件 fc小于等于fref的1/10 若ref=20M fc小于等于2M
2.通过锁定时间 约束fcfc大于等于2.5/tlock若80usfc大于等于31k
3.如果你是做delta-segma小数的 由于dsm会引入过多的高频量化噪声 所以带宽不宜过大 50k 挺好

学习中似懂非懂感觉

学习了

很好，但还是不太明白。是不是要看《信号与系统》?

学习了，很好

初学者，不怎么看的懂啊

在数字锁相环中，参考频率是指采样率吧?