带隙基准中的运放设计

带隙基准电路图如下，这个基准电压转电流后用在PLL系统中为各个模块提供偏置，其中运算放大器的带宽设计有什么要求呢?看过一篇论文上面说这个运放带宽没有多大要求，大概20M就可以了，我在想这个运放带宽会不会最终影响PLL的锁定时间? 影响有多大?如果对带宽没要求，我最近在考虑可不可以把这个运放做成工作在亚阈值区的运放，带宽几M就够了，这样就可以做到极低功耗，请问有人这样做过吗?又或者工作在亚阈值区的运放稳定性怎么样?Corner能过吗?流片出来的成功率大不大?或者稳定度高不高?以前有看到帖子说亚阈值区拿到工程界去应用基本不行，只能做做论文，希望有大侠求证！ 谢谢！

做AC仿真啊！

书上讲，如果是高速应用，而运放带宽未到要求，会导致整个系统建立时间增加。CORNER能否过，仿真一下不就明白了。印象流，有错误请指出。

BG的运放又不在PLL环路里面

应用于BGR的EA，
增益有offset确定，如果不是chopper应用60dB够用；
GBW由psr确定；
BW由settling time确定；
亚阈值可以用，要看vov的设计量vov在-40mv~40mv内即亚阈值~饱和区之间的spice model拟合的不准，不建议用，vov<-50mV vov>50mV 仿真结果与测试差别不大

同上，带宽满足PSR即可。
亚阈值工业界成功的例子不少。只是你第一次搞，成功的几率不太乐观。

不知道给PLL哪部分提供偏执，偏执电压还是电流?

亚阈值 量产都有店悬

PLL中电荷泵模块提供偏置电流，VCO模块同样提供偏置电流

您好，您说的GBW由psr决定，PSR的意思是不是指整个带隙基准 电源电压抑制比3dB带宽?GBW指的是运放的单位增益带宽，那您说的BW指的是什么意思呢?
BW由建立时间决定，这个建立时间是不是指的是电源上电后，带隙基准输出电压稳定到最终预定值时的时间呢?

谢谢，请问带宽满足PSR即可具体是什么意思呢?

GBW指的是单位带宽积，PSR不是单一直流特性，而是通频带的PSR。BW指的是3DB带宽，即主极点的位置，引起延时的最要因素。

基准不在PLL环路里面，所以其性能不影响PLL功能。

（1）这个运放的BW也就是您说的3dB带宽，这个主极点的位置应该不会影响延时吧，这个运放在这个带隙基准电路中接成了单位增益负反馈的形式，所以我认为真正影响延时的应该是这个运放闭环系统的3dB带宽也就是开环运放的单位增益带宽GBW才会影响延时呢，与运放的开环3dB带宽应该没有关系吧，我个人认为。不知道您是怎么理解的?（2）这个运放的GBW的值设置为多少，是不是要看具体应用中电源噪声的频率是多少，GBW应该要大于这个电源噪声频率 从而抑制所有电源噪声，我这样理解对吗?不胜感激！

理论上，推到闭环的传递函数，并拉普拉斯逆变换，可以得到e的指数是由主极点确定的。简单的分析，电路系统的时间延迟肯定由大的时间节点主导。如果你说miller主极点的并不一定是主要延时节点，是因为miller效应本身导致的。

个人理解，对于bgr的运放，关键是offset和gain，offset会影响到bgr的左右支路失配程度；gain的大小同样影响offset的大小，旦主要是对输入端电位的影响。根据需要，由于bandgap为直流供电部分，因此带宽影响不大，当然小得带宽对psrr也使有利的。该OP用在bgr部分，和PLL木有什么直接关系吧?

说得好

顶一个~！

请问你这个bandgap的启动电路是怎么加的啊
运放的偏置是怎么提供的?