求助，如何降低环形振荡器VCO的相位噪声

增大电流试试

同意，呵呵。

是否可以采用4级呢?试试吧

看了一个文章说同样的结构，5-stage的比4-stage的好。

振盪頻率要求到多少?！ 如果是要到GHz以上,環形的架構其phase noise應該不太適用

你好，我做的也是3级的环形振荡器VCO，振荡频率为240MHz时，PN＝64dBc@100k, 91dBc@1M，不知道这样的相位噪声怎么样呢?

回复6#，我的中心频率是200M。

请问下你做pll时是用matlab进行建模的吗，想问下怎么进行噪声模型仿真的

你好，我想请教一下怎么用cadence仿环形振荡器的相位噪声?可以吗

环振的性能跟LC是没法比了，不过在100k的时候，还是可以做到-100dBc/Hz的。中心频率大概1G左右。看的论文。
不过我自己做的有就只有-70dBc/Hz，很想提高一下它的性能。不知道该咋办。
我用了两个最没创意的想法，一个是看噪声贡献，把噪声贡献最大的几个器件的面积加大，再就是提高电流。勉强做到-80dBc/Hz

1.盡量把振盪器輸出波形調整到 rise fall time 差不多
2.盡量維持輸出波形 duty 50%
3.盡可能使用大 L 去做設計 flicker 跟 thermal 會比較小

如何看那个期间噪声贡献大啊

记不清了。忘了是哪个里面有个看noise contribution的功能，可以看前十个，也可以看所有。记不清了。就是spectre里的一个功能。