ADC中电容类型的选择
section cap
*
* MIM capacitor
*
parameters cjmim=1e-3 cjmim_std=0.1e-3
parameters cjswmim=1e-10 cjswmim_std=0.1e-10
parameters mcjmim_std=0.01e-3
parameters mcjswmim_std=0.01e-10
statistics {
process{
vary cjmimdist=gauss std=cjmim_std
vary cjswmim dist=gauss std=cjswmim_std
}
mismatch {
vary cjmimdist=gauss std=mcjmim_std
vary cjswmim dist=gauss std=mcjswmim_std
}
}
inline subckt mimcap(PLUS MINUS)
parameters l=1e-6 w=1e-6
model mimcapmod capacitor cj=cjmim cjsw=cjswmim tc2=0 tc1=0 tnom=25
mimcap (PLUS MINUS) mimcapmod l=l w=w
ends mimcap
*
* PIP capacitor
*
parameters cjpip=1.2e-3 cjpip_std=0.12e-3
parameters cjswpip=1e-10 cjswpip_std=0.1e-10
parameters mcjpip_std=0.01e-3
parameters mcjswpip_std=0.01e-10
statistics {
process{
vary cjpipdist=gauss std=cjpip_std
vary cjswpip dist=gauss std=cjswpip_std
}
mismatch {
vary cjpipdist=gauss std=mcjpip_std
vary cjswpip dist=gauss std=mcjswpip_std
}
}
inline subckt pipcap(PLUS MINUS)
parameters l=1e-6 w=1e-6
model pipcapmod capacitor cj=cjpip cjsw=cjswpip tc2=0 tc1=0 tnom=25
pipcap (PLUS MINUS) pipcapmod l=l w=w
ends pipcap
endsection cap
mimcap
多讲讲嘛，为什么不用pip cap
只知道MIM可以，PIP是啥东东
主要是不知道pip是什么啊
用MIM吧，寄生小，PIP是poly-poly?
PIP的下极寄生大些
但是觉着匹配应该好些吧
是的，PIP是poly to poly。
我现在做的ADC中要用到电容阵列，对匹配和寄生电容都有要求。不知道PIP电容和MIM 电容的匹配精度和寄生电容的大小在一个什么量级上。
我用到的最小的电容大概是35fF。
好像工艺库给的那个pdf里面有说两个电容的一些参数，还列个表总结，他们自己测试出的工艺偏差，寄生电容等，个人觉得还是用mim cap,比较准
不知你用的什么工艺，一般来说，mim的容值比PIP小，两者都是非极性电容，mim的寄生小。
PIP是什么，不过要真是多晶硅的话，那容值岂不是很难控制，中间介质虽然可以用栅氧层来获得更高的单位电容，但是失配和寄生都会很大吧，
PIP的介质一般是氧化生长，而MIM直接介质厚度是由光刻决定的。前者的精度应该更高。
MIM的氧化层厚度怎么回是光刻控制的，理论上应该都是CMP来控制的吧，CPM在局部的一致性应该还是不错的，至少比用栅氧的电容更不容易受到电压的影响。
PIP电容介质层是氧化生长的?又不是gate oxide，可以氧化生长。
poly是多晶，不是substrate 单晶，不确定多晶上能不能长氧化层
PIP应该是CVD做出来的
标准差mcjmim_std 和mcjpip_std 是一样的，根据公式，同样面积下两个的匹配度应该是一样的，但mim的寄生电容应该要小些，不知道理解对不对。
1, 建议查一下model file 中有关各项参数的描述
2, 建议跑一下后仿真
问过用过 这个工艺的人了，pip电容的精度还是可以的。
bootstrapbootstrapbootstrap
我依稀记得原来用过的.6的工艺的PIP的介质大约400A左右，属于氧化和淀积均可的厚度，我也不记得是不是氧化的了，但是可以肯定的是不管进炉管还是走CVD，对厚度的精度的控制都是比MOM那样用光刻控制Metal之间的间距来控制介质厚度的方法精度来的高很多。
40nm用氧化做比较难了，要么湿氧生长，干氧估计长不到那么厚
而且poly上生长氧化层不知道好不好
事实上MOM cap要比PIP和MIM电容都好，而且好很多......
我问过使用过这个工艺的人了，他们都用pip的。
那么就用呗，多花了一层mask的钱，面积又小些，精度高些，不用白不用
在 0.5umonly PIP, double poly ..
0.5um 40v process多用 PIP .
新的 process 多改 mim ..但 mim 一樣多層MASK把MIM 讓IMD變薄 ..
0.35um 0.250.18 多用 MIM
MIMor PIP 都是低壓因為要電容大 間距要小, Breakdown 會差..
MOS CAP一般是 mimor pip3倍左右 ..
選 mim or PIP 是 fab process 先選好的 ..不是你想用就能用的 ..
不知 90nm 65nm 下 analog 是那類 ?
Based on the description of the models,
Capacitance per unit area: MIM = PIP
Standard deviation per unit area: MIM = PIP
In terms of accuracy and needed silicon area, both types of capacitor have the same performance.
MIM: bottom plate at least needs to use M2 -> about 2.7-µm distance from M2 to substrate
PIP: bottom plate is POLY1 about 6000 -> about 0.32-µm distance (i.e., thickness of FOX / STI oxidie) from poly1 to substrate
Conclusion:
PIP suffers significantly more parasitic capacitance from bottom plate to substrate
For 90 nm / 65 nm CMOS process technogies, since the totla number of interconnect layers (i.e., metal layers) is large (>= 6), MOM can be used.
MOM (Metal-Oxide-Metal)
Meta-to-metal, same layer + metal-to-metal different layers, from M2 to M-top.
If I need hi voltage cap ? like sample/hold circuit .. some high voltage like regulator also
need Hi -volt cap , we usually use hi-V nmos cap , but nmos Gate oxide is "large" ..
看到小编的帖子上面写的是关于pipcap的mismatch model，不知道这个是小编自己写的还是工艺文件里面本来就有的呢，用这个跑monte carlo仿真能给仿出波形来吗
这个一般用mim用得多一些吧
MIM is not the most accurate, but the most linear, and less parasitics because it is on the top of the die. Matching is also better.