ADC vrefence buffer 相关问题请教

最近在做10Bit Pipeline ADC，遇到一个棘手的问题，就是reference buffer的设计。我设计的buffer采用了两级OP带Cascode补偿的结构（区别miller补偿），然后出现了一个问题，带3p负载电容时，buffer可以工作，但是输出呈欠阻尼震荡，空载时，系统直接做等幅震荡了，震荡幅度有30mv，单独仿真运放+电容的电路，PM在各种情况下都有70deg以上，buffer的STB分析对应的PM也有70deg以上，可是一接到实际电路中（带时钟的PLADC），就出现上述情况，很是不理解；第二个问题是如果OP中的Cadcode管处于截止态，那么输出的波形基本不振荡了，这个我也很不理解，恳请大家帮忙，谢谢！

“带3p负载电容时，buffer可以工作，但是输出呈欠阻尼震荡；
空载时，系统直接做等幅震荡了，震荡幅度有30mv”
可能我的理解与你所描述的现象有所偏差。不过，感觉这样的现象有点不太合理：
对于two-stage op-amp，当空载时其稳定性应该更好才合理。
想请问下你仿真时，输入信号是DC还是SineWave呢?
如果是sinewave会不会是因为op-amp驱动能力不足，而输出信号受输入信号的影响呢?
同时，建议输入一个DC信号，看Pipeline ADC的buffer输出是否有所不同呢?
以上供简单参考，谢谢！

ADC在比较的时候接的电容值要考虑进去，否则输出负载太大，二级运放是要震荡的。
采用2级运放不像一个好办法。
建议采用1级classAB结构。

就是不知道你这里空载是什么情况，是加电路后空载还是单独仿真空载?前者意味者testbench可能和实际电路不相符，后者表明ac与tran相矛盾。如果ac与tran矛盾，那优先考虑tran结果。对ac结果就不能只看pm，要看整体性质，是不是有些doublet或者复极点，使得pm很好但瞬态不好。
而且据我的印象cascode补偿对负载要求很苛刻，本身也容易产生复极点。

If it's a fully-differential amplifier, you may check your cmfb loop. There is chance that the osc is from the cmfb.

谢谢分享！

goood

顶。
很深的问题，听高人解答

前排就做，坐等高人

震荡频率是多少?接到ADC出现的是空载还是阻尼?

静待大牛解答，学习中。

多谢分享哦~

只加电容负载可以工作接上实际电路出现欠阻尼震荡，我怀疑是你仿真时的电容负载比实际负载小；空载时出现等幅震荡很不可思议，难道是反馈环接反了?最后，vref的buff对摆幅要求不高，不管是出于对稳定性还是功耗的考虑，都建议用套筒式op而不是两级op。