PLL稳定性问题

做了一个PLL，刚流片回来。设计要求是：输出频率4M~40M
实际测量结果：频率只能工作在10M~40M，频率低于10M就锁不住。
问题：同样在两倍频率情况下，输出频率低于10M，输出就锁不住
按照我在想法，同样在倍频条件下，环路在稳定性应该跟输入和输出频率无关那。
向各位大神求助，谢谢！

跟我设计带宽有关还是?我的PLL带宽椒195KHz

在输出低频时的相位裕度是不是不够?
考虑PVT, VCO的振荡频率最低为多少?

是不是因为你在低于10MHz的时候KVCO也比较小，导致你带宽太小了，然后你初始的frequency offset🈶差的比较多，pll track不了了；或者你KVCO比较大，stability有变化。大小根据你VCO结构来定吧

请教下，输入频率不同系统的相位裕度会不同吗?仿真看，VCO输出4M频率都是没问题的。

请教下，初始frequency offset差别比较大，无法track，是什么情况导致的?

就是你上电的频率离你的理想频率差的有点远，你用loop去减小这个差距，不过可能会有cycle slipping，增加这个差距。
这个是根据结构来说的，如果你用pfd的话，理论上是可以track住的。你的输出频率是什么样的啊?

我的结构是典型在CP PLL，用在典型PFD，所有都是CP、无源滤波器和VCO都是典型在结构。10M以下输出是有频率输出在，平均频率椒对在，就是典型在锁不住，没track到。

这描述都什么呀，能不能讲清楚一点，看着有点费劲......

其实就简单问下， CP PLL 输出频率 不同在话，怎么会导致锁不住?

首先，你所说的输出频率必须是在VCO可以接受的范围内。
其次，你得明白locking range、pulling range、holding range之间的区别，即便VCO可以输出你所期待的频率，但若初始时输入参考频率和分频器频率差值较大时，也会导致失锁。
为此，你可以尝试着将输入参考频率缓慢地从一个值升至其2倍。

谢谢各位大神，发现问题国，确实是伙VCO无法输出低频导致在