CML buffer求助
时间：10-02
整理：3721RD
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我在设计CML buffer时，信号下降时间总是比上升时间长，导致占空比不是50%，有什么办法可以降低下降时间吗?
管子做大点。上升是R拉的，下降是MOS管拉的，如果你的电阻在上面。
是把下拉MOS管的尺寸做大吗?还有把CML电平转换为CMOS电平用什么电路可以实现呢
如果你不在意CML输出的占空比，也可以在传化为CMOS是校正。
请问你这头像这位妹子是?好清纯。
我也打算在转化为CMOS时校正，不过该如何转化为CMOS呢。有没有这方面的资料啥的~
CML差分输出的逻辑1和0是对称的，理论上的占空比是50，你的testbench是怎样的?
请问下CML电平如何转换成CMOS电平