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三阶CIFF结构电路仿真结果比matlab差很多

时间:10-02 整理:3721RD 点击:
本人在用电路搭建一个CIFF结构的sigma-deltaADC,但仿真出来结果比MATLAB建模结构差很多,请高手指点一下是哪方面的问题,这是电路仿真结果做fft分析后的图

,MATLAB建模结果是这样

,这是我的电路结构

。各级运放的输出波形是这个

,OSR=256,共模电压是2.5v。
急求高手指点!

运放是理想的吗?时序能够完全对上吗?
我看你结果有很多谐波

谢谢你的回复,我用理想运放和非理想运放都试了,但是结果差别不大 理想运放仿真结果依然存在很高的三次和五次谐波,而且现在主要是这个底噪就很高。

为何前馈的输出幅度这么大?调整一下系数,主要是底噪太高,查查第一级运放,还有电容都够用吗

您好,我想请教一下什么样的电容设置是合理的,这里我第一级采样电容413fF,第二级采样电容为915fF,第三级采样电容为915fF,前馈通路CP10电容为413fF,请问这样设置合理吗?

噪底上来了,谐波也出来了
CIFF结构的特点应该是谐波小
看看每级运放输出摆幅情况如何,如果太大,就得重新优化模型中的增益系数

谢谢您,我现在有一个疑问就是如果确定了参数后,那每一级的采样电容应该如何设定?是设定成一样的?还是有差异?

第一级的运放和输入电容都有要求,输入电容肯定越大越好,但是积分电容也会跟着增大看你的波形运放输出摆幅有点高,不知道在满摆幅时运放增益还够不够,第一级运放增益要求一般很高

这里我采用的运放三级都一样,增益大于100dB,输出摆幅4.8V,增益带宽积10MHz。可在确定第二级和第三级的增益系数的情况下,他们的采样电容大或者小会有哪些影响呢?

如果你增大输入电容,噪底会有影响吗?
Matlab建模是理想的吗?加入热噪声和运放BW、SR这种非理想因素的模型了吗?



matlab的建模我加入了你说的那些非理想因素。如果方便的话加一下QQ讨论?我的QQ号389519986

在matlab建模下我设置的采样电容为413fF,运放的增益,SR,等参数也都写在matlab代码里了,我试了在matlab代码里将采样电容翻倍,对SNR的改变不大。

第一级cap根据kt/C噪声决定,你要做16位的,400多f小了点,你自己算吧,让噪声小于量化噪声的1/10最好

第一级运放的输入噪声呢,第一级很重要,不要三级都一样

采样电容翻倍,积分电容翻倍了吗?
一般第一级电容应该比后级的要大

噪声小于量化噪声的1/10,搞笑吧!

你的时钟是多少? target SNDR是多少? 现在你的时序能够对得上吗?理想运放是否有限幅?

您好:噪低过高,谐波过大,感觉可以从以下几个方面考虑:
1.是否是结构有问题。这里你采用的前馈结构,主要看以下系数的设定是否有问题。可以行为仿真一下,看积分器的摆幅是否过大,在电路中是否具有可行性。
2.如果行为模型没什么问题,映射到电路中一般不会有问题。前提是,首先保证连接正确。可以查看一下开关时钟,电源、地,比较器等地方连接是否有问题。如果没啥问题,那很可能是电路模块的原因。
3.放大器的增益带宽积、摆率、摆幅受限时,容易导致噪低升高,谐波增大。可以用一个具有足够裕量的放大器替代原来的放大器,仿真一下。
4.开关导通电阻过大导致建立不够也会导致噪低升高、谐波问题。根据采样电容大小,可以粗略估算一下所需开关导通电阻的上限,然后选择合适的尺寸。也可以先使用理想开关仿真一下。
5.看一下比较器的时序是否有问题。
水平有限,只能想到这么多,祝顺利!

谢谢您的回复,我的采样时钟500k,目标sndr大于90,理想运放没有限幅,全摆幅的100dB增益。请问时序对的上是指什么?现在比较器是能够正常工作的。麻烦了

你在matlab里模型的时序,和你电路里面的时序能够对得上吗?



?

您好,我现在推测主要是第一和第三级积分器的摆幅过大,超出了运放的输出摆幅,导致的在大摆幅处的增益不够,这样想对吗?

可以啊

你不是说理想运放没有摆幅限制吗?如果有摆幅限制超过摆幅肯定有问题啊!

你把输入信号的幅度降低一点试试呢?
用理想运放,头两级采样电容放到2pF左右再看看呢?

你好 我是分析实际运放的谐波产生原因

采样电容我加大了 确实效果好了一些,但还是有谐波存在,还是想找出谐波的原因,我试试减小输入

得找出为什么和matlab的模型不一致。造地抬升,谐波出来都只是表象,你的找到根本不一致的地方。

谨慎怀疑一下电容值是不是太小。以及看了小编的各个答复,觉得MATLAB里面非理想因素估计没有做好。

您好,可以把你现在的工程发给我的邮箱吗?我帮你看看,貌似 采样电容和积分电容大小取的不对,我的邮箱是jibaozhang@hotmail.com

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