如何对ADC采样电容取值

我要设计一个12bit，时钟频率20MHZ，采样频率1Mhz的SAR ADC，采用的是IBM 0.18um的工艺，电源电压1.8V。
DAC部分我用的是基于电荷型的开关电容阵列DAC，我想问一下，总的采样电容值是怎么确定的?单位电容值又是怎么确定的呢?
期待大家的回复~谢了！

顶一下，我也想知道答案阿。

期待回复

电容太大影响速度
太小精度，噪声等等不够
翻翻相关学位论文或大牛的书，
有一些量化公式
但也要根据结构，工艺等调节

just do it

根据SNR 确定

为什么没有高手回复呢?

根据工艺电容匹配取值，噪声不重要，kt/C噪声很小

noise:由Vref,SNR要求,求出最大能容忍的kT/C,近而求出最小的C_noise
matching:由工藝文件得知,C_matching可以小到哪個程度還能保持足夠的12bit匹配度
最小的C=min(C_noise,C_matching)

更正,是最小選取的C=max(C_noise,C_matching)

12bit要求KT/C噪声很小了，C的取值已经主要由KT/C噪声决定了，每加1bit要增大4倍C。
按13bit精度（1bit余量）大约要6pf了。按1Vpp估算的，没仔细算。
KT/C<（1/2e13）*（1/2e13）自己算算吧。

时钟频率20Mhz，采样频率1MHz，速度还是很快的啊。小编用1.8v的电源还是很难做的，不知电路中有没有self calibrating 电路呢。我前年为公司设计了一个采样频率为20KHz的12位SAR ADC，电路中加了Calibrating电路，12位DAC 是用6C-6R的复合结构，单位电容设定在0.15p，电源电压5V,0.6工艺，但测试结果并不理想，小编的项目有点难度哦

12位的SAR已经很难做了
估计功耗和面积都不小

根据输入信号大小、Vref和SNR确定，留十几dB SNR余量
版图高度匹配

最小選取的C=max(C_noise,C_matching)