带复位端的D触发器设计

如果是采用RS触发器构成D触发器的话，很容易实现复位端。但如果采用锁存器构成主从式结构的触发器，有该如何实现异步复位呢?
另外，SCL逻辑和CML逻辑有什么区别吗?我在文献中看到的这两种电路的结构是一样的。

主从式的，把时钟控制信号的inv换成nand或者nor不就完事，源耦合通常可以和电流模逻辑等效，严格的说，CML属于SCL。

谢谢受教了！

可以说的详细点吗?或者给一个大概的电路图?我还是不太懂。

把时钟控制信号的inv变成nand，那就算复位信号来的话改变的也是控制信号啊，触发器的输出怎么清零呢。

详细一点