OP輸出glitch疑問

用hspice搭了一個sdm看了一下fully diff OP輸出有很嚴重的glitch

glitch時間點是在積分phase 一開始的時候,看了一下是dac回去電壓在兩端輸入所造成
但是測完PSD沒問題,只是這個glitch不太能接受,搞了好久都弄不掉
曾改過mos開關 試著讓導通電阻變大 但是會讓noise floor上升
想請問這是什麼原因 要怎麼改善,會是時序問題嗎還是OP問題
麻煩大神幫忙阿！

积分电容的系数调一调吧，零点的问题

你好我目前是用一階的SDM照理是沒有零點的請問要怎麼調呢

运放跨接电容就有零点啊，可以试试跨接电容串个电阻，或者增大这个电容