fractional PLL phase noise突然急剧变差的问题

大家好，我最近做了一个FNPLL，输入频率10MHz, 在输出500MHz以下，相位噪声都不错，等VCO上升到600Mhz的时候相位噪声突然变得很差，sigma－delta部分的输入clock是用的feedback clock，我的PLL带宽是50K左右，根据目前的情况看来，我认为是由于VCO频率升高而导致的SDmodulator 的timing不对了，所以每次加到环路触发器上面俄数值出错了，不知道大家如何理解的。
谢谢指教。

贴个比较图吧。请问是inband，outband还是两个都变差?有没有可能VCO频率上升时，divider出问题了?从VCO的divider输出的clock是输入SD modulator的，它的占空比如何?Timing出问题也是有可能的。

谢谢，divider本身没有问题，但是feedback clock的duty cycle 很差 大约10／90的样子，
主要是outband变差，inband不明显。

divider仿真的时候大约可以工作到1.4Ghz，所以600Mhz的时候因该还不是divider的问题，但是duty cycle很差，这个会影响噪声吗?
我想数字电路都是rising edge tirgger的，跟duty cycle关系不明显，不知道对不对。
如果是timing的话，如何理解他的行为方式呢，是不是像说的每次加到loop divider上面的数字都错了呢，从而导致了大的噪声呢。
谢谢
测试的图拿不出来，在server里面，晕。我再想办法看看。

带外相噪变差而带内基本不变?
可能的原因：
1、VCO的phase noise在600MHz处变差了?
2、Kvco在600MHz变大了，造成LBW增大，对DSM引入的量化相位噪声抑制变弱了?
3、Kvco在600MHz变小了，造成LBW减小，对VCO相噪的抑制变弱了?
3# ipmsn5

我把sdm关掉测试PLL的时候，PNoise还是非常不错的，在600Mhz的时候也一样，所以我怀疑是SDM上面的问题。
如果是timig 的问题，应该如何理解呢。
谢谢

kvco higher outband higher ....
duty cycle problem is very complex...
1) if its dominate term, using duty cycle doubling circuit or correction circuit
2) if not,i feel divider and sdm delay should be carefully concered....

我把电路拿出做整体仿真，发现真的是timing的问题！
就是FCK 作为SDM的时钟来的晚了，每次处理的数据不能够及时输出给环路除法器，导致了相位变差
大家有没有好的办法来解决这个问题啊， 因为VCO频率 太高的时候timing的问题处理不了。
谢谢啦。

8# ipmsn5
不知你的可变分频比分频器用的是什么结构?基于PS counter的分频器与基于div2/3 cell的分频器时序都得好好分析，保证分频比的更新不会影响可变分频比的工作。
通常SDM输出可以加一级flip flop再接到divider,就像流水线一样，you know what i mean

thxxxxxxxxxxxxxxxxxxxxxxx

GOOD GOOD

thanks