关于带隙基准的仿真
如果断开P点会有一个问题，因为你会丢掉一个很重要的极点，因为你丢掉了运放的输出电阻。听我们师兄说过，在仿真中可以不用断开环路来测试环路的频率特性。如果选择P点，则要求我们不能影响电路静态工作点，所以可以考虑在运放输出与P点加一个阻抗，要求在DC下阻抗为0，在AC下为无穷大，可以考虑用一个非常大的电阻和一个非常大的电感并联来实现。另外我觉得最好的环路断开点是运放的输入两端，在直接偏置下叠加一个小信号测试电压，然后测量返回的两端的电压即可。个人感想，没实践过。
谢谢你的解答，我有一点不理解为什么会丢掉运放的输出电阻，你能解释一下吗，还有，我们求运放的环路增益的时候，一般是断开运放的输出，如图中所示的
环路增益
如果你要想让别人再回来，应该选择这个人回复，而不是在下面跟贴，不然他不知道你问他了。呵呵~因为你在运放的输出点断开，那么在P点处的看过去的运放输出电阻不就丢了吗?而这个电阻正是输入端的输入电阻，这个电阻和在P点等效的C容构成了主极点，如果你的测试电压是理想的，那么你的环路特性就没有了这个主极点，因为没有输入电阻为无穷大。你在运放输入端断环试试，等着看你的结果。
你好，一般运放的输出级是一个pmos管和一个nmos管组成的共源级结构，当断开P点后，运放输出端的等效电容和输出电阻会发生变化，但此时运放的输出电阻不会是无穷大，当我在M1和M2的栅极和P点之间加入电感后，此时运放的输出阻抗也会发生变化，此时是不是也会引起我仿真的结果不准确，还有我采用你那个输入端断开的方法，那么运放两个输入端加入的是相位相同的信号还是相位相反的信号，我在网上看到的是加入相位相反的，不过我觉得应该加入相位相同的信号，你是否能给点意见，谢谢！
p点在哪，请附图
由于加入的电感是非常大的，所以对小信号来说这个阻搞是无穷大的，所以运放的输出电阻并没有变化，在直流下，电感阻为0，所以也不会破坏原来的静态工作点。对，选择P点还是不好，因这里是重要的极点位置，所以应该考虑在测试电压两端并上一个电阻(阻值应该为运放的输出阻抗)。但这个电阻不好把握，所以我觉得断环点还是不应该选择在P点，而应该在运放的输入端。首先需要给两个输入端一个共模直流偏置电压，然后在同相输入端加上一个小信号测试电压就可以了吧。也可以采用下图的方法产生。我现在也正在学习中，以上只是我的肤浅的认识。加个QQ吧以后相互学习咯：609890941
共模信号和差模信号的产生
2011-4-17 23:06
你可以试着用stb来做环路分析，这样就不用考虑断开后看到的阻抗不一样的问题了。
谢谢各位的解答
你好，因为它有正反两个反馈之路，我觉得两个输入端都要加信号吧
你说的有道理，我没试过。你两种方法比较一下，记得把结果告诉我咯！
恩，好的
stb怎么进行仿真啊?
在两个断点之间插入iprobe（这个analogLib库中有），然后用std仿真。具体仿真步骤，打开stb后，你就自然会了。
哈哈哈！
好东西，多谢LZ了
我主要针对的是工艺偏差，而失调是芯片内部不对称不匹配引起
我指的工艺偏差是指大批量产时，芯片于芯片间的离散程度
主要是因为
（1）同一个wafer上不同位置的die
（2）同一批次中不同wafer上die
（3）不同批次中的die
工艺稳定会影响bandgap的初始精度
这方面主要关系到器件参数
（1）电阻绝对值的精度 约+/- 20%
（2）pn结电压等
这些其实受工艺决定，比如doping density ,the depth of difussion,
doping profile 等
用stb就不用这么纠结了，谢谢。
大家好，怎么仿真Bandgap的环路增益和相位裕度,是不是在P点断开，假设断开后的两个点为C和D（M1和M2的栅极），然后在C点和D点加入激励信号，测试运放输出端得信号，就可以得到环路增益，不知道这样对不对，请大家指点一下，谢谢！
如果断开P点会有一个问题，因为你会丢掉一个很重要的极点，因为你丢掉了运放的输出电阻。听我们师兄说过，在仿真中可以不用断开环路来测试环路的频率特性。如果选择P点，则要求我们不能影响电路静态工作点，所以可以考虑在运放输出与P点加一个阻抗，要求在DC下阻抗为0，在AC下为无穷大，可以考虑用一个非常大的电阻和一个非常大的电感并联来实现。另外我觉得最好的环路断开点是运放的输入两端，在直接偏置下叠加一个小信号测试电压，然后测量返回的两端的电压即可。个人感想，没实践过。
谢谢你的解答，我有一点不理解为什么会丢掉运放的输出电阻，你能解释一下吗，还有，我们求运放的环路增益的时候，一般是断开运放的输出，如图中所示的
环路增益
如果你要想让别人再回来，应该选择这个人回复，而不是在下面跟贴，不然他不知道你问他了。呵呵~因为你在运放的输出点断开，那么在P点处的看过去的运放输出电阻不就丢了吗?而这个电阻正是输入端的输入电阻，这个电阻和在P点等效的C容构成了主极点，如果你的测试电压是理想的，那么你的环路特性就没有了这个主极点，因为没有输入电阻为无穷大。你在运放输入端断环试试，等着看你的结果。
你好，一般运放的输出级是一个pmos管和一个nmos管组成的共源级结构，当断开P点后，运放输出端的等效电容和输出电阻会发生变化，但此时运放的输出电阻不会是无穷大，当我在M1和M2的栅极和P点之间加入电感后，此时运放的输出阻抗也会发生变化，此时是不是也会引起我仿真的结果不准确，还有我采用你那个输入端断开的方法，那么运放两个输入端加入的是相位相同的信号还是相位相反的信号，我在网上看到的是加入相位相反的，不过我觉得应该加入相位相同的信号，你是否能给点意见，谢谢！
p点在哪，请附图
由于加入的电感是非常大的，所以对小信号来说这个阻搞是无穷大的，所以运放的输出电阻并没有变化，在直流下，电感阻为0，所以也不会破坏原来的静态工作点。对，选择P点还是不好，因这里是重要的极点位置，所以应该考虑在测试电压两端并上一个电阻(阻值应该为运放的输出阻抗)。但这个电阻不好把握，所以我觉得断环点还是不应该选择在P点，而应该在运放的输入端。首先需要给两个输入端一个共模直流偏置电压，然后在同相输入端加上一个小信号测试电压就可以了吧。也可以采用下图的方法产生。我现在也正在学习中，以上只是我的肤浅的认识。加个QQ吧以后相互学习咯：609890941
共模信号和差模信号的产生
2011-4-17 23:06
你可以试着用stb来做环路分析，这样就不用考虑断开后看到的阻抗不一样的问题了。
谢谢各位的解答
你好，因为它有正反两个反馈之路，我觉得两个输入端都要加信号吧