库工艺角、带隙基准的问题？衬底的接法？
2.5V Nominal Vt devicesMOS
3.3V Nominal Vt devices MOS
3.3V Symmetry Vt devices MOS
3.3V ESD devices MOS
2.5V Medium Vt devicesMOS
2.5V Native Vt devices MOS
2.5V Zero Vt devices MOS
3.3V Native Vt devices MOS
10x10, 5x5 and 2x2 vertical PNP & NPN bipolar
两个问题谢谢
1、不明白NominalSymmetryNative等之间的差别，仿真的时候如何选择工艺角?请教
2、另外 在带隙基准源里面，不可缺少的是三极管，但是在CMOS工艺下，这个三极管只能采用衬底MOS构成三极管，那么：
电路图就调用BJT的symbol而库模型则是vertical PNP & NPN bipolar吗?
还是调用MOS画原理电路图并用MOS的模型如3.3V Nominal Vt devices MOS，但是接成BJT用呢?
衬底一般情况下是PMOS BULK接VDD，NMOS BULK接最低电位或者GND。
但是有些设计确不是如此，下面的图就是JSSC的一种做法。
大家注意Q1 Q2这两个MOS管的衬底没有接VDD。 我想知道为什么?
1、不明白NominalSymmetryNative等之间的差别，仿真的时候如何选择工艺角?请教
) Y, b?# k) V2、另外 在带隙基准源里面，不可缺少的是三极管，但是在CMOS工艺下，这个三极管只能采用衬底MOS构成三极管，那么：: R$ I; J; a" D: SP- E
电路图就调用BJT的symbol而库模型则是vertical PNP & NPN bipolar吗?2 U. H# X& l% z+ S
还是调用MOS画原理电路图并用MOS的模型如3.3V Nominal Vt devices MOS，但是接成BJT用呢?
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上面的工艺库是025RF CMOS库；电路 是PLL应用中的LC TANK VCO
6 I" Q' q9 B^9 Y6 q！ V" Y1 ~
nominal symmetry native的差别应该可以在工艺的文档中找到吧 我不清楚啊
应该是电路图调用BJT的symbol而库模型则是vertical PNP & NPN bipolar
另外Q1 Q2这两个MOS管的衬底没有接VDD 是为了减小衬底效应吧
此处应该是用的n阱工艺
ronialeonheart的说法我觉得应该是对的。
P+/NW/PSUB VERTICAL BIPOLARtype=pnp bf=1.79
N+/PW/DEEP-NW VERTICAL BIPOLARtype=npn bf=12.85
从这个库的描述可以看出BJT是垂直BJT（而BJT工艺则一般是水平模式的。 不知道我的说法对不?），是CMOS工艺下放大倍数bf很小的一种衬底BJT
应该是电路图调用BJT的symbol而库模型则是vertical PNP & NPN bipolar& z！ Q8 _9 {9 m; O* N* i
N+poly/NW MOS varactor ：W: AA width is fixed at 15um L: Poly length is fixed at 1umN: Finger number is from 4 to20
varactor 固定了layout上的很多尺寸，不同于一般的mos
MIM Capacitance 的面积也是这样。
另外Q1 Q2这两个MOS管的衬底没有接VDD 是为了减小衬底效应，那么一般什么时候考虑接VDD什么时候不考虑呢?
ominalsymmetrynative的差别还是没有弄明白?我猜想是Vth0的不同，但是在设计仿真的时候，如何选择呢?
我想Nominal就是普通的常用的MOS，ESD用于I/O保护用的MOS。
而symmetry 和 native则是特殊的MOS，具体用途尚不知道?
就衬底接法而言，一般在数字电路里没什么讲究，默认都是接电源和地，到了模拟电路中，需要考虑噪声，PSRR，增益，误差等情况。一般都会不要gmb，因为这很小，没设么用(~1/10 gm），而且gmb的存在将破坏线性特性，但在某些电路里，特意要用gmb来增加性能，但这个情况很少。
nominal 应该是正常工艺，需要施加开关电压，native就是already-on，我见过在偏置电路里用这样的器件的，用于增加速度或振幅，其他用法不太清楚
Native device 及 Medium device 用在 low-volage 或 low-power 电路
" d5 E) g& \5 c) H; o. w其中Native device 不需要额外的 Mask, 而 Medium device 要额外的
Mask.
查了一些资料，可能是这样。
symmetry 则还是不知道是什么意思?
symmetry应该是指nmos、pmos的阈值绝对大小相等的管子
LZ，我不太懂你的图啊，不管是N 或P well 工艺里，NMOS的Bulk 都只能接地（也有接源），为什么会接Vdd 呢
rainheart：
这个图可是VCO大牛hajimiri流片时候的图啊
我也在想Q1 Q2这两个PMOS管的衬底没有接VDD。 我想知道为什么?
不好意思，我把PMOS看成NMOS了，做在N WELL 中的PMOS 是可以接源的，这种选择我在其他文献上也见过，具体原因我也不清楚，就帮你顶一把
这样接法不就是为了克服衬底效应么
这点我想大家都知道，两种接法各有利弊，我们感兴趣的是在这个电路中做出这样选择的理由
是啊我的问题就在这里！
是的，应该是这个考虑，就是为了 voltage headroom
学习一下
学习学习