带隙基准源的启动时间

同问~

运放设计好一些，或者不用运放。

Cload多大?一般十几us~几十uS足够了

启动电路没做好吧

冒昧的问一句, 小编的带隙基准有 kick 电路吗? 我是想说一般做法是在运放的输入端注入电流，由与带隙基准相关的输出信号(逻辑电平)控制， 当 bandgap 输出达到 ~1v 左右的时候会关闭 kick 电路。

如果电路正常且不带输出buffer的话，主要还是负载电容的影响；如果负载ok，应该就是启动电路了

以上的建议都是很好的。
，受踢启动电路节点，应该是快速移动。所有其他节点正常移动合理在一起。有些偏见节点相对较慢，但如果设计不当不超慢。
如果踢启动快速踢：
1.如果一个节点是相对于其他人比慢节点装载有高容性负载很慢。如何偏置节点，它们是连接到很高的价值旁路电容?怎么样的偏置电流过低。
2.如果所有节点都超过你的偏置电流设置为非常低的值非常缓慢。即如果你的电路分支具有高容量吊阻抗非常高，比你将有一个非常缓慢的启动。
不知道什么是你的电路没有多少被注释。看着你的电路节点将提供线索。仿真是好的，既然可以观赏所有节点的电压和电流。
祝你好运！

的确是运放的影响

Cload=2p，我试着改过这个值，但对结果并没有什么影响

并没有kick电路，不过受教了，以后学着用，谢谢！

最后发现是运放的影响

虽然有些看不明白，但还是谢谢！