将数字电路导入cadence

数字电路做完后端，需要把数字单元库以及数字电路导入到cadence中，配合数模混合系统的验证和仿真
数字单元库需要schematic、symbol和layout；
数字电路需要schematic、symbol、layout以及function
有数字单元库的gds、cdl以及verilog文件（包含有电源地和无电源地两种）
数字电路的RTL级verilog文件design_rtl.v
数字后端之后得到的数字电路的ICC.pg.v（含电源地），ICC.v（无电源地），这两个文件都是netlist，直接调用的数字库中的单元
工艺库techlib
candence用的是IC616
我目前的做法是：
1.导入数字单元库
1.1 schematic
在cadence中新建库digitallib，工艺库选择为techlib，import->cdl到digitallib，得到数字单元库的schematic；
1.2 symbol
由于工艺厂未提供数字单元库的symbol，因此，导入含有电源地的数字单元库的verilog文件（dig_pg.v），借此生成symbol。
导入verilog时，有一个global的选项，必须设置global的power和ground，如果设置成为与dig_pg.v中的电源地一样的名称（如VDD，VSS），那么生成的symbol的电源地会变成VDD！和VSS！，由于与schematic中电源地的名称不同，因此会报warning。
如果将global的电源地设置成与dig_pg.v中的电源地不一样的名称，则symbol中电源地与shematic中的相同。

2.导入数字电路
新建存放数字电路的库dig_design，工艺库选择为techlib
2.1 function
import->verilog，将RTL级verilog文件design_rtl.v导入到dig_design，得到function和symbol
2.2 schematic
import->verilog，将ICC.pg.v导入到dig_design中，得到schematic。为了数模混合系统上，与模拟电路连接，在schematic中添加电源和地端口。
2.3 symbol
在symbo中手动加上电源和地端口。由于导入function中无电源地，而schematic中有电源地，无论使用导入function还是shcematic时生成的symbol，都会报出portorder mismatch的warning。
我在function中手动加入电源地两个端口，上述warning消失。不知这是否有其他影响?

2.4 layout
将数字电路的gds导入，reference lib选择数字单元库digitallib，但是导入目标库dig_design已经指定有工艺库，因此忽略reference库。
gds导入完成之后，会发现，数字电路的layout中用到的数字单元的layout全部会在dig_design中生成对应的cell（只有layout view），而不是直接调用数字单元库digitallib中已经存在的layout。
不知各位对此是否有什么好的做法，可以让数字电路的layout直接调用数字单元库中layout?
我用最终得到的layout和schematic做lvs，结果是pass的。
对于我的这些做法，不知是否存在某些潜在风险，还请各位大侠不吝赐教！

由于用的IC616，所以设置上可能与之前的版本存在不同。
IC616中，导入数字电路的GDS时，需要在后面的reference lib选项卡，将数字单元库选择为参考库，这样在导入gds的目标库中生成layout时就会直接从数字单元库中调用layout，而非重新在目标库中生成用到的数字单元的layout

很好，可为什么我导出的原理图里所有的电源地都是浮空没连的?

只用过ARM的标准数字库，有layout和symbol。老实说想转成跟模拟库一样可以进行直接仿真、DRC和LVS确实非常有难度，我猜论坛里面没有几个人会。