Sigma Delta问题

调制器输出的是一bit或者多bit数字信号, 经过数字抽取滤波器之后变成符合设计要求的多位数字信号

多位数字信号 是多少位呢?与设计调制器时计算的信噪比、有效位数这些参数有关吗?

不要沉啊～

就是你的有效位数，可以根据应用裁剪

已经晕了，这是哪部分的知识?数字滤波器设计吗?如何做到把增量调制信号 转化成多位二进制形式的呀?

你需要对Sigma Delta ADC的结构比较了解才能明白。Sigma Delta ADC一般包括混合信号的调制器部分和纯数字电路的滤波部分。例如你的模拟信号带宽为1KHz，调制器工作频率4.096MHz，输出数字信号为1比特，但码率为4.096Mbps。这时你的信噪比根据6.02N+1.76dB，只有7.78dB,因为N=1。但是这个计算的基础是量化噪声功率谱均匀分布在4.096MHz的带宽内。事实上调制器已经把噪声功率谱重新分派。大量噪声功率被移动到高频部分。
你把1比特的信号经过纯数字滤波器处理，例如先把64个相邻比特相加，这个数字滤波器是一个SinC低通，高频噪声就被你干掉了。但是你的输出显然不再是1-bit了。然后你再降采样(decimate)，就不用担心高频噪声会混叠回基带。一般SinC^4还是不够低通，需要更加高级的数字低通滤波器。例如TI的ADS1282使用；了110个系数的FIR滤波器。你仔细阅读相关器件的datasheet就明白了。
对最终用户来说，Sigma Delta ADC的输出与任何其它ADC的输出并无任何区别。唯一的区别是调制器的采样频率远远高于输出数字信号的采样频率。

谢谢您耐心的回答。
Sigma-Delta调制器部分 过采样与噪声整形原理我能理解。主要不明白数字滤波器部分如何设计。您说的把64bit相加，我的理解是：因为是增量调制产生的01序列，所以相加后取平均值 可以得到实际输入的模拟信号的值，如果是通过二进制累加器，那正好可以输出其二进制形式。取64bit的话，输出值范围0～64，即6位二进制数，对吗?
可是为什么取64bit呢，这是由什么决定的呀?

继续讨论啊 各位～ 我哪里说错了吗

不明嚼栗

Thanks a lot

不明白 啊

现在似乎明白了一些，我的想法是：对于sigma-delta ADC，不管是sigma delta调制器 还是数字降采样滤波器，都保证了原始输入信号在频域上形状是不变的 （当然连续信号频谱0～无穷大，离散信号频谱0～2Pi），调制器与滤波器都在努力压制量化噪声的频谱 而保持信号
频谱的完好。调制器输出的调制码虽然只有一位 却仍然保证频域上 信号频谱不变、噪声频谱被整形，数字滤波器除了保持信号频谱不变 还
将整形后的噪声频谱滤除了很多，使得最后的输出频谱上更加接近原始输入信号。
至于如何实现了1位到多位的变换，我说的那个累加计数器只是个直观的实现且滤波效果不好。高阶的数字滤波 本质上也是累加，是通过带
系数和延迟单元的累加，这么干依然是为了滤波器旁瓣小一点，实现更好的低通滤波。
关于最后输出结果的位数，应该由滤波器里二进制加法器的位数直接决定吧?取值大概比调制器的ENOB多2～3位。对吗?